摘  要: 介绍ESDA的设计流程，给出一个用SPW软件进行直扩系统的建模与浮点仿真的应用实例，对该直扩系统的性能进行了定性和定量分析。

　　关键词: ESDA  扩频" title="扩频">扩频系统  SPW  建模  仿真

　　扩频通信技术以其抗干扰能力强?保密性好?能抗多径衰落?在采用低信号功率谱密度时对同频段内其它通信设备干扰小等优点，在军民用通信领域得到了广泛的应用。国外已开发出了单片的全数字扩频处理器，具有很高的集成度和较强的功能，如美国Standford Telecom公司的STEL-2000A。但这类芯片的缺点是灵活性较差，不能满足某些专用系统的需要，而且开发者不拥有核心技术，容易受制于人。随着ESDA(电子系统设计自动化)技术和可编程逻辑器件的发展，开发基于软件无线电技术?且具有自主知识产权的数字扩频ASIC芯片已变得相对容易。ESDA技术的设计流程为:

　　·系统建模与浮点仿真

　　·定点仿真

　　·VHDL的自动生成

　　·逻辑综合

　　·布局布线和可编程逻辑芯片的配置

　　首先是建立系统的数学模型" title="数学模型">数学模型，在原理框图级进行浮点仿真，再考虑有限字长效应将浮点模型转换成定点模型，通过定点仿真选取合适的定点参数，由定点系统产生行为级或RTL级的HDL描述，这几步工作可由系统级设计工具完成，如CADENCE公司的SPW 和SYNOPSYS公司的COSSAP;经过行为级与RTL级的综合后，将HDL描述转化为实际的门级硬件电路，并对硬件电路进行优化，就能产生门级EDIF网表，这一步由相应的逻辑综合工具完成，如SYNOPSYS的D.C，Mentor的LeonardoSpectrum，SYMPLICITY的SIMPLIFY;从门级网表中提取仿真信息做门级仿真，经过底层的芯片级设计工具作布局布线和可编程逻辑芯片的配置后，就可实现对该系统的数字化设计和单片集成。芯片级设计工具由所选用的EPLD或FPGA芯片的生产厂商提供，常见的有Altera的Maxplus2， Xilinx的Alliance， Lattice的ispHDL，Actel的Designer。

　　ESDA以高层次设计方法为主要内容，能对通信系统进行软件化设计和单片集成，具有广阔的应用前景，其中系统建模和仿真是最重要的一步。本文以美国CADENCE公司的SPW为系统级设计工具，介绍一个直接序列扩频系统的建模和浮点仿真。

1 系统的建模

　　SPW有丰富的模块库，涉及DSP?通信?多媒体和雷达等多种领域，用户可以用标准C语言编写新的模块，也可以利用SPW自带的模块和用户模块组建高层次的多级组合模块。在BDE(Block Diagram Editor方框图编辑器)中，用SPW提供的模块或用户建立的模块来构造系统的数学模型，各模块通过信号线连接，信号流程非常清楚，模块的参数能自动传到下层的各个模块。拟设计的直扩系统在中频上进行数字化处理，其主要技术参数为:信源数据率32kbps，差分编码，QPSK调制方式，64位扩频伪码" title="伪码">伪码，chip速率1.024Mbps，中频频率10.7MHz。系统的数学模型由发射部分和接收部分组成，图1是发射部分的数学模型。

　　图1中数据输入处理器的作用是将发送实数数据进行串-并转换，将其从实数转换为复数(数据速率降低一半)，再旋转-45°，为差分编码作准备;差分编码器将输入的复数数据的绝对相位转换成相对相位输出，避免解调时产生相位模糊，它主要由一个复数乘法器和一个复数延迟单元组成;扩频模块主要由两个实数乘法器和一个伪码序列产生器组成，它将输入的每个数据扩展成64位的伪码输出，伪码速率比数据速率高64倍。扩频伪码为64位的m序列:

1000000111111010101100110111011010010011100010111100101000110000。本振主要由一个复数振荡器和一个共轭单元组成，输出采样率为45.056MHz?频率为10.7MHz的正交振荡信号;QPSK调制器主要由两个实数乘法器和一个实数加法器组成，它用扩频后的高速伪码去调制正交本振信号，输出采样率为45.056MHz?载频为10.7MHz的中频信号" title="中频信号">中频信号;发射模块由一个中心频率为10.7MHz?带宽为2.5MHz的5级巴特沃思带通滤波器组成，它用来对发射信号进行带宽限制。最后输出的是带限的中频信号。

接收部分的数学模型见图2。

    接收模块的输入是带限的中频信号，它由一个中心频率为10.7MHz?带宽为2.5MHz?级数为5的巴特沃思带通滤波器和一个增益控制器组成。增益控制的目的是保持输入信号功率的恒定;下变频器主要由两个乘法器和两个积分清洗器组成，积分清洗器的作用等效于低通滤波;数控振荡器输出的正交振荡信号的频率与控制端的值成正比。当控制值为0时，输出频率为10.7MHz;匹配滤波器由前后处理器和相关器组成，相关器由64级延迟单元?乘法器?累加器和伪码寄存器组成，当扩频信号的伪码序列与伪码寄存器中的伪码序列(与发射部分一致)实现同步时，相关器会输出一相关峰;功率检测器计算复数信号的幅值，并与设定的门限相比较，如超过门限便输出高电平;符号跟踪处理器主要由时钟产生和信号采样保持两部分电路组成，它根据功率检测的结果来产生数据的位时钟，并对下变频后的复数信号进行采样保持;差分解调器将复数信号的相对相位转换成绝对相位输出，并旋转+45°，以方便数据的判决恢复;数据输出处理器由I?Q支路判决电路(判决门限为“0”)和并-串转换器组成，它判决恢复出复数数据，并将其转换成实数数据输出;鉴频器根据差分解调后复数信号的相位产生频率误差信号，与环路滤波器共同组成AFC的反馈支路。

　　为了测试系统性能，建立了传输信道的数学模型。它模拟从发射到接收过程中所叠加的噪声干扰和增加的时间延迟信号，主要由常数单元?复数生成器?噪声叠加器?复数→实部/虚部转换器?累加器和延时单元组成。叠加的噪声为高斯白噪声型，噪声功率由用户设定的S/N值确定。传输信道的数学模型见图3。

2 系统的浮点仿真

　　系统的数学模型构造完成之后，用Signal Flow Simulator(信号流仿真器)进行浮点仿真。为了减少运算量，仿真只在中频上进行，每次仿真10000个点。Signal Calculator(信号计算器)可对仿真结果进行进一步的分析，如看信号的眼图?对信号进行FFT运算进行一些数学运算(如加?减?取log等)。这些有助于改进系统的设计。仿真出的发射信号见图4～图7，图4是在无噪声情况下输出的10.7MHz中频信号(右为时域图，左为幅频图，以下均同)，图5是S/N=5dB时的中频信号，图6是S/N=-5dB时的中频信号，图7是S/N=-15dB时的中频信号。

　　扩频系统的关键在于伪码的捕获和同步，该直扩系统采用了数字匹配滤波器" title="数字匹配滤波器">数字匹配滤波器来实现伪码的捕获和同步，当两者实现同步时，数字匹配滤波器会输出一相关峰。噪声和下变频频差是影响相关峰值大小的主要因素。图8～图11是在无下变频频差的情况下，输入不同S/N值的信号时，数字匹配滤波器所输出的相关峰图。

3 系统的性能分析

　　从仿真结果来看，数字匹配滤波器对扩频信号的载频是一个窄带滤波器，只有输入的信号为“零中频”时，才能得到最大的相关峰值。如下变频频差不为0，即载频不为0时，数字匹配滤波器输出的相关峰值会减小。频差对相关峰值的影响见表1。

　　另外，噪声和功率检测门限的设定也是影响伪码捕获成功率的重要因素。在不同S/N值?不同下变频频差和不同检测门限时作伪码捕获实验，得到了如表2所示的结果。

　　表2中的检测表示检测概率，虚警表示虚警概率，单位均为%。门限1?门限2?门限3和门限4分别取为最大相关峰值1440(无噪声?无下变频频差条件下)的2/3?1/2?1/3和1/4。从表2可以看出，当下变频频差不超过5kHz时，数字匹配滤波器能对S/N=0dB的扩频信号正确地进行解扩。

　　在考察系统整体性能的仿真实验(考虑突发工作模式，未加AFC环路)中，假设信道只存在高斯白噪声，输入信号S/N=0dB，下变频频差为1.6kHz的情况下，作10000个数据的传输实验，结果出现58个数据错误;而将下变频频差改为1kHz后，再作相同实验，未出现数据错误。由此证明，在保持较小下变频频差的情况下，即发射机?接收机具有较好的频率准确度和稳定度时，该直扩系统具有较强的抗干扰能力。

　　有关其硬件电路设计可参见2001年第1期的“电子技术应用”。

参考文献

1 Links to Implementation Using HDS and Visual Architect.Cadence Inc，1997

2 王秉钧，孙学军.现代通信系统原理.天津:天津大学出版社，1991;12

3 Stanford STEL-2000A Data Sheet. Stanford Telecommunication Inc，1994