文献标识码： A
文章编号： 0258-7998(2011)02-0052-05
UWB技术近年来受到了学术界和产业界的广泛研究和关注，而线性调频超宽带(Chirp-UWB)因为具有发射功率谱密度低、被截获概率小、传输距离远、抗多径能力强和测量精度高等优良特性，逐渐成为超宽带领域的研究热点。
产生高性能的Chirp-UWB信号是Chirp-UWB高效通信的关键因素。以前获得线性调频信号主要借助压控振荡器(VCO)方法和声表面波(SAW)方法。但由于模拟方法存在信号时宽带宽积固定而不灵活、线性和自相关性不理想和对环境温度比较敏感等缺陷，难于产生高性能的线性调频信号，逐渐被高速发展的数字方法所取代。但受数字器件速率的限制，目前尚无法直接在VHF／UHF频段产生超宽带线性调频信号。文献[1-2]采用直接数字频率合成结合倍频的方式实现了超宽带线性调频信号的产生，但数字部分都是基于查找表法，需要耗费大量的ROM资源(2n×n bit，n为相位位宽)。为此，本文提出了一种基带数字部分采用CORDIC迭代算法实现，模拟部分利用正交上变频结合倍频技术，产生带宽和扫频周期可控的可变速率Chirp-UWB信号的设计方案。
1 系统结构
利用FPGA实现CORDIC迭代运算，并结合正交上变频与倍频技术产生Chirp-UWB信号的系统结构如图1所示。
为了保证高过采样率并产生足够宽的大带宽基带数字Chirp信号，利用Altera公司的锁相环IP核对FPGA的内部时钟进行倍频，输出高频稳定的参考时钟来控制相位累加器和CORDIC迭代运算模块的工作，进而产生I、Q两路基带数字Chirp信号。该信号经过双路DAC数模转换后，再通过正交上变频调制以及倍频，产生满足超宽带带宽要求的Chirp-UWB信号。由于FPGA是可编程器件，该系统中的频率增量和时宽控制器都可编程控制，所以该方式产生的Chirp-UWB信号带宽和时宽都是可控的，在设计上具有很大的灵活性。
2 基带数字信号的设计与实现
2.1 相位累加器的设计
由信号理论可知，线性调频脉冲信号可以表示为：
根据式(3)设计如图2的相位累加器。该累加器具有可编程功能，通过改变频率增量和时宽控制器的值，可以产生所需带宽和时宽的Chirp信号。本方案中，每符号周期内前半周期进行下扫频，后半周期进行上扫频。下扫频时，频率增量和频率寄存器输入累加器的值都为负值；上扫频时上述值则取相反的符号。并且频率寄存器的初始值设为(m-1)μ″mod 2n，相位寄存器的初始值设为(m-1)2μ″mod 2n。
当迭代次数n确定时，An为常数，当n趋于无穷大时，An的值收敛为0.607 25。
综上可知，如取初始值x0=An，y0=0，相位累加器输出作为z0的输入，每次旋转的基本角度θi已知，根据式(5)，经过n次旋转后，可以得到xn=cosz0，yn=sinz0，即可得到相位累加器输出相位的正余弦值。但根据WALTER J收敛推导，经过n次旋转后只能获得-99.9°～99.9°的正余弦值。如果要在整个直角坐标系工作，还需要把其他角度映射到-π/2≤θ<π/2上。本方案中，相位累加器输出相位的位宽为16 bit，CORDIC迭代运算输出正余弦值的精度也为16 bit。为了减少处理规模和迭代次数，以降低设计复杂度和系统功耗，本方案利用正余弦值在四个象限上的对称性，只处理0～π/2的值，即相位低14 bit的值，再根据相位最高2 bit的值映射到对应象限，输出相应的正余弦值。
本文选用的FPGA是Altera公司Stratix III系列的EP3SL200F1152C3N[5]。该类型FPGA高速差分I/O最高速率可以支持1.25 Gb/s，内部时钟频率为100 MHz。但由于需要产生信号的带宽达100 MHz，其时钟满足不了采样率要求，系统利用Altera公司的锁相环IP核对FPGA的内部时钟进行4倍频，产生频率为400 MHz的参考时钟。该时钟控制相位累加器和CORDIC迭代运算模块的工作，输出所需时宽的Chirp信号。当工作时钟为400 MHz、频率增量为0x0010、时宽为0x0800时，将得到频率从直流到100 MHz、时宽为5.12 μs的Chirp信号，如图4所示。图4是利用Quartus II 8.0软件上自带的SignalTap II Logic Analyzer通过JTAG对FPGA内部数据进行采样所得到的CORDIC迭代运算输出的Chirp信号。
为了更好地分析所产生信号的性能，再次运用SignalTap II Logic Analyzer，通过JTAG对FPGA内部数据进行采样，并利用MATLAB软件读取并分析该信号的线性和自相关性。从图5可以看出所产生信号的线性和自相关性与理论值基本吻合，性能良好。
3 宽带模拟信号的设计与实现
利用FPGA实现CORDIC迭代运算的方法只能产生带宽为100 MHz的基带信号。如果要产生带宽满足超宽带要求的Chirp-UWB信号，还需通过正交上变频和倍频技术对基带信号频谱进行扩展。
正交上变频调制由于使用了模拟单边带调制电路，难以保证I、Q两路信号直流分量和幅相的一致性。这势必会引起载频泄漏和镜像分量，造成输出信号杂散分量增加，影响信号的频谱质量。这些影响将随着倍频而加剧，进而严重影响接收端脉冲压缩的效果。所以设计中需要解决的关键问题是保证I、Q两路输入信号幅相的高度一致，以及最大限度地抑制两路信号直流分量的差异。
综合以上考虑，本系统选择如下器件实现了数模转换、正交上变频、倍频以及滤波功能：
(1)高速DAC选用ADI公司的双通道16 bit数模转换器AD9779[6]，其最高采样率达1 GS/s。该芯片不但集成双通道DAC，节约空间，降低了功耗，也集成了增益控制和失调校准功能。通过对I、Q两路增益的调整，保证了I、Q两路输出信号的直流分量和幅相的高度一致性，为正交上变频提供了稳定可靠的模拟信号源。图6是通过Tektronix公司TDS3052B型号示波器观测基带数字信号经过DAC数模转换后输出I、Q两路模拟信号的时域波形图。
(2)正交上变频器选用ADI公司的ADL5372[7]。该芯片信号输入输出均为差分形式，且具有良好的幅度平衡性(I/Q幅度平衡：0.09 dB)、相位一致性(I/Q相位误差：0.21°)和较高的载波抑制能力(45 dB)。基带信号经过正交上变频后，形成了中心频率为1.2 GHz、带宽为200 MHz的中频信号。图7是通过惠普公司E4405B型号频谱仪观测到的中频信号频谱。从测试结果可以看出，放大之前信号对带外杂散和谐波的增益均超过40 dB。
(3)倍频器选用Mini公司的AMK-3-452+[8]，该芯片输入频率范围为1.0 GHz~1.5 GHz，输出频率范围为3.0 GHz~4.5 GHz，对二次、四次谐波抑制高达55 dB，对三倍频输出信号衰减15 dB。三倍频后，输出中心频率为3.6 GHz，带宽为600 MHz的Chirp-UWB信号。
(4)由于倍频器没有对输入信号进行滤波，在倍频器的输出后面增加了Mini公司HFCN-3100+型号的高通滤波器，它对带外信号的抑制达到30 dB。从图8中可以看出，信号带外抑制接近30 dB，可以满足系统正常通信要求。
4 系统性能和非理想因素分析
4.1 系统性能分析
该系统工作时钟为400 MHz，最大频率分辨率为：400 MHz×(1/216)=6.104 kHz，产生基带chirp信号的带宽范围为4 MHz～100 MHz。当Chirp基带信号的扫频带宽为B0时，其时宽可以表述为：
其中fs为采样频率，N为相位位宽，μ″为频率增量。对于产生基带带宽为100 MHz的chirp信号，当频率增量μ″=1时得到扫频信号的最大时宽，Tchip=40.96 μs；当频率增量μ″=128时得到最小时宽，Tchip=0.32 μs。因为当μ″>128时，基带采样点之间的频率间隔将大于128×6.104 kHz=781.25 kHz，经过上变频和倍频后，频率间隔将进一步增大，反映到输出信号上的特征是信号频谱不连续，脉冲压缩增益和频谱压缩增益急剧下降。所以该系统产生带宽为600 MHz（基带100 MHz）的chirp-UWB信号的最低码片速率为24.414 Kchip/s，最高码片速率可以达到3.125 Mchip/s，码片速率的步进为24.414 Kchip/s。
4.2 系统的非理想因素分析
系统的每个组成部分都可能存在非理想因素。本文主要针对CORDIC算法、DAC、正交调制器和倍频器存在的非理想因素做一定的分析。
CORDIC算法的非理想因素主要由流水线结构中的移位器和累加器位数有限和流水结构级数有限造成。前者导致舍位误差，后者造成旋转角度误差。对于chirp信号，因为频率随着时间改变，每次累加的相位值不同，不易产生周期性误差信号，所以在频域上不会形成杂散频率分量，但会抬高系统的整体噪声。在本方案中，CORDIC迭代运算流水结构为13级，移位器和累加器位宽为16。经过13次迭代后收敛，角度误差小于0.005 493°，幅度误差小于10-6。
DAC的非理想性是指DAC的积分非线性、差分非线性、DAC转换过程中出现的毛刺、时钟泄漏和上升时间、下降时间等[9，10]。低速数模转换时，DAC的非理想性对输出信号的影响主要来自幅度的有限位量化，影响不显著；但随着时钟的提高，DAC的非线性会逐渐成为影响频谱质量的主要因素，特别是当DAC的上升时间和下降时间与时钟频率可以比拟时，DAC的动态特性会给输出信号频谱带来杂散分量。本方案中，双通道16 bit DAC采样率在380 MS/s~460 MS/s范围时，输出信号相对稳定，具有73 dBc的增益。为了最大限度地减弱非理想因素对DAC运行的影响，本方案做了如下工作：
(1)DAC与FPGA共用一个400 MHz的时钟源来保证其运行的同步。
(2)要求DAC两路输入输出的布线长度一致以减少两路输入输出信号幅相的差异。
(3)对DAC设置2倍插值以提高过采样增益。
(4)利用DAC自带的增益控制和失调校准功能来提高两路输出信号幅相的一致性。
正交调制器的非理想因素主要是由输入I、Q两路正交基带信号的直流偏置差异和幅相不平衡引起载频泄漏和镜像分量[11]。载频泄漏对于信号频谱的影响表现在频谱中央出现单根谱线，镜像干扰则表现为带内出现粗糙起伏。在本方案中，对镜像和载漏分量的抑制大于-41 dB，镜像和载漏经匹配滤波后趋于发散，主要形成噪声基底，所以对信号的脉冲压缩和频谱压缩性能影响很小。但当正交调制器对镜像和载漏的抑制小于-35 dB时，经过倍频后镜像和载漏的影响将得到放大，对输出信号频谱质量影响严重。另外，经M次倍频后，信噪比和杂噪比都将损失20lgM dB[12]。
本文利用CORDIC迭代运算结合正交上变频和倍频技术，实现了带宽和时宽可控的可变速率Chirp-UWB信号产生系统。相对于采用查找表法实现相同带宽、相同精度的基带线性调频信号，CORDIC算法多消耗了0.5%的逻辑单元，但节省了13%的存储器资源,并且所产生的信号同样能达到查找表法产生信号的性能，且参数设置更为灵活。经测试，该方案产生的信号波形稳定，输出信号的脉冲压缩和频谱压缩性能良好，已成功应用于某超宽带通信系统。
参考文献
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