摘  要： 通过对直接数字频率合成器（DDS）相位截断噪声成因的理论分析，从而通过采用一组固定的频率控制字和变化的参考时钟，使得截断相位误差序列为0，并扰乱截断相位误差序列的周期性，从而达到抑制相位截断噪声，并最终在实践中验证该方法的正确性与可行性。 

    关键词： 直接数字频率合成器； 截断相位； 杂散抑制

    频率合成技术就是利用一个基准频率信号，通过一定的变换与处理后，形成一系列具有一定频率间隔和所需频谱质量的频率信号。所谓的变换与处理一般就是频率的四则运算和滤波等。频率合成技术经历了直接频率合成技术、间接频率合成技术后发展到了直接数字频率合成技术DDS（Direct Digital Frequency Synthesis）。直接数字频率合成技术具有频率分辨率高、频率转换速度快、相位连续、频率稳定度高等优点，同时存在杂散幅度大、输出最高频率有限的缺点。这两大缺点一度严重阻碍了DDS在通信领域的应用。DDS的输出最高频率受到奈奎斯特（Nyquist）定律的限制，最大输出频率只有参考频率的一半，在工程应用上为了获得较好的频谱特性,一般输出最大频率不超过参考频率的三分之一。DDS的杂散来源主要有相位截断误差、幅值量化误差和数模转换器（DAC）的转换误差。在对相位截断杂散的研究中，国内外提出了信号模型法和波形分析法，并已得出了较为成熟的结论,也提出了一些有效的方法抑制DDS的杂散，其中包括对DDS 相位累加器的改进、ROM 数据压缩、抖动注入技术，以及对DDS 工艺结构和系统结构的改进等等。这些方法都是在一个固定标准参考频率下得出的，而本文所述的方法则通过改变DDS的参考时钟，采取一组特定的频率控制字，从而使得DDS的截断相位误差序列为0，扰乱截断相位误差序列的周期性，达到抑制截断相位误差引起的杂散的效果。 

1 DDS的基本工作原理及杂散来源 

    DDS实际是通过相位累加得到对应相位幅值的存储地址，从地址中读出相应的幅度值经数模转换器转换后再经低通滤波器滤波输出，从而得到想要的频率信号。具体实现框图如图1所示。DDS由相位累加器和波形存储器(ROM)、数模转换器(DAC)、低通滤波器(LPF)组成，在参考时钟的驱动下工作。 

    当采样周期为T_c=1/f_c时，每个周期相位增量Δω=Fcw·(2π/2^L)，Fcw为频率设置字，L为相位累加器的位数。对应输出的信号频率为： 

    当Fcw=1时，DDS输出频率最小，定义为DDS的频率分辨率f_o=f_c/2^L。根据Nyquist准则，DDS允许输出最高频率为f_o=f_c/2，就是Fcw=2^L-1时,受到滤波器的限制，工程应用一般输出最大频率f_{o max}不超过参考频率f_c的三分之一。 

    理想的DDS应该满足以下三点： (1)波形存储器的地址位数应该等于相位累加器的位数，即L=W；(2)波形存储器量化无误差：即幅值位数为∞；(3)DAC转换零误差以及理想的低通滤波器。在实际应用中，为了得到高的频率分辨率，相位累加器的位数L一般做得比较高（比如32位、64位），显然，潜在的硬件复杂性会阻碍处理所有这些瞬时相位增量，通常只使用较少量的高位(MSB，即W)作为波形存储器的寻址位，而放弃其余所有的低位(LSB),则B=L-W，B为舍弃的低位位数。这样必然引入由于相位截断引起的误差ε_p。波形存储器量化不可能做到无误差，量化位数m一般做到10～14位，因此存在量化误差ε_a。DAC的非线性带来转换误差ε_DA。由此得出DDS杂散误差来源模型，如图2所示。 

2 相位截断杂散的分析 

    如图2所示，忽略量化误差ε_a和转换误差ε_DA，只考虑相位截断引起的误差ε_p，则DDS输出序列为： 

    其中_n表示对m求模n运算: [q]表示对q取整运算。 

    易知ε_p(n)序列和s(n)序列的周期分别是2^B/(2^B,Fcw)，2^L/(2^L,Fcw),其中(a,b)表示求a,b两数的最大公约数。 

    式(3)经三角公式sin(a-b)=sina·cosb-cosa·sinb变换后，再利用小角近似(x很小时，sinx≈x,cosx≈1)代入，并且对ε_p(n)进行级数展开，最终推导得出： 

    具体推导见参考文献[2]，由式(4)可得出， 截断相位误差ε_p(n)引起的杂散谱线分布为： 

式中k=1,2,…, ∧。 

    由式(6)可得：在(0, f_c/2]内，s(n)的频谱最多只有2∧+1根谱线幅度不为0，而最大杂散在k=1处，其幅度为： 

    由于(2^B,Fcw)=2^B对应于无相位截断的情况，故当(2^B,Fcw)≈2^B-1时上式取得最大值，也即ζ₁介于2^B-L与2^B-Lπ/2之间。从而可得主谱与最强杂散的幅度之比为： 

    6.02(L-B)-3.92≤ζ(dB)≤6.02(L-B)(dB)                     (8) 

    可见舍位的位数每减少1位，能改善杂散约6dB，但是增加寻址位数，对于ROM的存储容量需求则是级数的递增，实现起来要求较高。从上面的分析知道，杂散信号具有周期性，并且由式(2)看出，假如截断相位误差序列ε_p(n)为0，那么截断相位引起的杂散应该得到有效的抑制。下面介绍一种固定频率字，改变参考频率而得到不同频率输出的方法，实验证实该方法有效地抑制截断相位引起的杂散。 

3 相位截断噪声抑制方法 

    根据式(1)，DDS输出频率与Fcw、f_c以及L有关，为了得到更高的频率分辨率，L取值一般较大，一旦选定则是不变的。常规的DDS其参考频率fc也是不变的，也就是说对于不同的输出频率信号，一般是靠改变Fcw。对式（2）分析得知，只要相位累加器输出的L位中低B位为0，ε_p(n)就等于0；对于变化的Fcw，很难保证nFcw的低B位是0。为了保证nFcw的低B位恒是0，考虑采取固定Fcw，输出信号f_o频率的改变可以通过参考信号f_c频率的改变得到。选择一个固定Fcw的话，假如f_o的频率范围是30MHz～88MHz，L=32,W=15,B=17,Fcw选择过大，则f_c频率范围相对较小，但是频率分辨率就会很差；选择Fcw较小，则f_c的范围会很大，不易实现。最后采取选择一组低B位都是0的Fcw，根据不同的f_o选择不同的Fcw和f_c。这样既保证f_c的范围较小，也保证Fcw的低B位都是0，同时还打乱了相位误差序列的周期性。 

    在AD公司的DDS芯片AD9858上做的试验结果显示，通过选择低B位都是0的Fcw，由Silicon Laboratories Inc.的锁相环芯片SI4133提供变化的参考时钟f_c,实验结果如图3、图4所示。 

    图3是选择固定的f_c，通过改变Fcw而得出不同的输出频率f_o，因此不能保证频率控制字的低B位均是0，在57.6MHz的点上出现了200kHz的杂散信号。实验表明不单在57.6MHz存在着200kHz的杂散，只要在Fcw低B位不为0的点上都存在200kHz杂散。图4则是采取一组固定的低B位均为0的频率控制字，通过改变参考频率f_c而得到的频谱图，图中显然200kHz的杂散信号消除了，而且没有引起其他新的谐波和杂散。经验证在其他点上同样很好地消除了200kHz的杂散信号。 

    通过改变参考时钟，采取一组频率控制字Fcw，保证相位累加器的输出的低B位为0，从而得到不同的输出信号，这是一种行之有效的消除DDS某些频率上的杂散信号的方法。实验结果表明，该方法确实对某些频率杂散信号起到了抑制作用。但是该方法也存在一个弊病，即牺牲了DDS换频时间快的优点，但是保留了DDS相位噪声好的特点。希望本文能够给同行设计跳频频率合成器提供一点帮助。 

参考文献 

[1] TIERNEY J, RADER C M, GOLD B. A digital frequency   synthesizer[J]. IEEE trans. Audio Electroacoustics, 1971,AU-19: 48-57. 

[2] NICHOLAS H T Ⅲ, SAMUELI H. An analysis of the output spectrum of direct digital frequency synthesizers in the presence of phase-accumulator truncation[A]. Proc.41st Annual frequency control symposium[C].1987.495-502. 

[3] 李琳,张尔扬.一种有效的DDS低杂散设计方法[J],通信学报, 2000,21(1):81-85. 

[4] 田新广,张尔扬.DDS幅度量化杂散信号的频谱研究[J].通信学报, 2003,24(7):79-85. 

[5] 李衍忠.DDS谱质分析及其杂散抑制研究综述[J]. 现代雷达, 2000,22(4):33-38. 

[6] 白居宪.直接数字频率合成[M]. 西安：西安交通大学出版社，2007.