摘 要： 介绍了用于STM-1/STM-4模式下段开销处理的专用集成电路的设计。重点分析了设计方面的难点并给出了相应的解决方案。根据该方案设计的专用集成电路已通过了FPGA验证。实验证明所设计的电路稳定可靠。该集成电路在实际应用中具有重要的使用价值。

　　关键词： SDH  开销  ASIC  FPGA

　　SDH系统可同时兼容PDH系统，但SDH系统的硬件设计复杂且庞大，因此有必要进行系统的集成化设计，提高系统的集成度和可靠性，以利于产品的市场竞争。本文以SDH的两种通信模式(STM-1/STM-4)为研究对象，对其在通讯领域中的开销处理部分电路，采用先进的EDA软件进行设计，并使用FPGA芯片进行物理验证，取得了良好的实验结果。该专用集成电路(ASIC)在实际应用中具有重要的使用价值。

1 SDH开销处理ASIC电路

　　该ASIC电路主要用来完成SDH(STM-1/STM-4)信号的接收和发送的段开销处理功能。电路分为两大模块：开销接收处理模块和开销发送处理模块。图1为STM-1模式的帧结构图。

1.1 开销接收处理模块

　　电路工作在STM-1模式时，主要完成从STM-1的信号中提取相应的开销字节(A1、A2、C1、B1、E1、F1、D1～D12、B2、K1～K2、Z1～Z2、E2)进行处理、校验、发送等操作。其电路工作原理框图如图2所示。来自STM-1的并行输入信号，通过同步时钟和帧头将各开销字节从相应的帧结构位置上接收下来(各开销字节在帧结构中的位置见图1)。时钟产生器1产生接收开销字节所需的各种时钟和解复用等时钟信号，时钟产生器2产生开销字节输出用的低速时钟信号。系统工作在STM-4模式时，电路工作原理基本相同。此时，输入信号来自STM-4，输入系统时钟为STM-1的4倍。

1.2 开销发送处理模块

　　主要完成STM-1开销字节(A1、A2、C1、B1、E1、F1、D1～D12、B2、K1～K2、Z1～Z2、E2)的插入、帧信号复用、发送等操作。其电路工作原理框图如图3所示。输入信号为在各种参数定义下产生的插入的开销字节。通过同步时钟和帧头将各字节插入到相应的帧结构位置中去，完成开销字节插入处理操作。时钟产生器1产生开销字节插入所需的各种时钟信号，时钟产生器2产生高速复用时钟和发送时钟。当电路工作在STM-1模式时，第一路STM-1信号经开销字节插入后(经过复用旁路)进行扰码，最后形成输出信号。当电路工作在STM-4模式时，四路STM-1信号经开销字节插入后进行复用，最后形成STM-4信号经扰码后输出。

　　同时，电路也可根据控制状态寄存器的要求，将接收到STM-1/STM-4信号经开销字节处理后，直接转换到发送开销字节插入电路。并根据各控制状态寄存器的要求完成开销字节的插入，然后经复用电路后直接发送到后续电路。从而完成电路的自环工作控制。

2 设计难点和相应解决方案

　　STM-1/STM-4模式工作频率为19.44MHz/77.76MHz。当电路工作在STM-4模式时，由于高速工作，内部电路要求满足77.76MHz工作频率，所以设计该ASIC电路时必须在某些方面做特殊考虑。

　　电路中含有很多计数器，用来完成开销字节的提取和插入，但通常使用的加1计数器由串行进位加法器构成，无法满足高速计数的要求，因而需要进行特殊设计来满足计数器和高速工作的要求。我们设计了可在高速状态下工作的计数器，从而达到了设计要求。

　　在插入开销字节时，要受各种状态的控制，当在STM-4工作状态时，将受控的各值经过计算后插入到帧结构中去将会出现时间响应来不及的问题。为了解决这一问题，我们在方案设计时将开销字节的插入放在复用前进行，四路输入信号先进行开销字节插入，然后再进行复用。这样就解决了对STM-4信号的开销插入时间响应来不及的问题。虽然这样处理会增大电路的规模，但从电路可靠性来讲是值得的。

　　在STM-4模式下，由于内部高速工作，功耗问题必然很严重。为了降低功耗，防止芯片过度发热，需要在电路设计时，认真考虑功耗问题。为此在电路设计时，首先要区别高低速电路，连续工作和间断工作电路。当电路工作在STM-1模式时，设计的电路可使得STM-4部分处于非工作状态，反之亦然。当电路含有多路选择时，可使得被选择支路处于工作状态，而未被选择支路处于非工作状态，从而降低功耗。

　　因电路高速工作，使用FPGA芯片进行电路验证时，应考虑电路的规模不能太大，尽量在一块FPGA芯片上完成全部设计。

3 SDH开销处理ASIC电路的设计实现

　　本电路选用XILINX公司最新推出的FPGA(VIRTEX系列)：XCV300-6HQ240C器件进行设计。该器件采用先进的0.25μm工艺制成，具有速度快、可构造逻辑阵列大等多项优点，因此能够满足本电路的高速度和大规模的特殊要求。同时它还具有相配套的EDA工具软件(Xilinx Foundation F1.5)。该软件能够采用电路图方法、状态图方法、硬件描述语言(Hardware Description Language)方法进行设计输入，进而完成设计综合、功能仿真、布局布线、后仿真和产生构造位流文件等多项功能。

　　硬件描述语言(HDL)具有电路设计速度快、效率高、可移植性强、易于更改和更新等诸多优点，因而逐步取代了传统的设计方法，成为最新的第三代硬件设计方法。所以我们选用Verilog HDL进行本电路的设计。

本电路在FPGA上的实现结果如下：

　　相当于等效门数目：        75000门

　　占用CLB的数目：           1400个(91%)

　　占用触发器的数目：        6000个(86%)

　　占用I/O管脚的数目： 　　　162个 (97%)

4 结论

　　使用FPGA器件进行电路的设计，经过功能仿真和后仿真，其仿真结果完全符合电路的设计要求，证明整个电路设计正确。我们将该ASIC电路应用到实际的SDH系统中进行应用测试，测试结果完全满足实际应用要求。当电路工作在STM-4模式时，该电路能够在77.76MHz的高速下正常进行各种开销的接收处理和开销的插入处理操作以及其他电路的正确功能操作。在实际工作时，其芯片表面温度没有明显的过热现象，说明器件功耗属于正常范围值。该电路经过FPGA实际应用验证正确后，再经过适量的IC转化就可直接进行IC的加工。

　　在实际验证中，电路设计经过功能仿真和后仿真验证通过后，在进行FPGA实际测试时，有时会出现实际结果与后仿真结果之间有差异。若重新进行电路布局布线的调整(在不改变电路设计的条件下)，即可得到正确的结果。

参考文献

1 韦乐平.光同步数字传输网.北京：人民邮电出版社，1993

2 夏宇闻.复杂数字电路与系统的Verilog HDL设计技术.北京：北京航空航天大学出版社，1998

3 Donald E.Thomas，Philip R.Moorby.The Verilog Hardware Description Languag.1995

4 XILINX The Programmable Logic Company.Data Book，Advanced Product Specification，1998