摘  要：  针对当前高速网络的发展情况，给出了一种千兆以太网络测试仪的实现方法。测试仪系统具有光/电双端口测试通道;采用高端FPGA生成高速网络数据流量;模块间采用标准接口，实现RFC2544网络测试基准建议的测试项;软件采用实时微型操作系统。在千兆以太网交换机搭建的测试环境下进行测试，系统工作正常，具有较高的稳定性。 

    关键词： 千兆以太网;  测试仪;  高速流量

    随着全球通信技术的迅猛发展，我国的通信技术也在以前所未有的速度向世界高端领域前进。快速以太网FE（Fast Ethernet）、千兆以太网GE（Giga-bit Ethernet）等高速网络及其产品已从实验室研究进入实际生活应用中，并随着电信业的快速发展以及目前正在进行的电信行业重组，高速网络产品将会越来越多。而高速网络及其产品的快速发展需要相应的网络测试与维护产品的跟进发展，目前虽然已经有几种高速网络测试仪产品，但这些测试仪主要是由国外厂家所研制，一方面不能满足国内特定的测试需求，另一方面不适合国人的使用习惯，使用不方便。基于国内与国外通信网络存在差别的具体情况，为满足国内通信网的高速发展，有必要研发符合国内具体情况的高性能高速网络测试仪^[1]。 

1 系统介绍 

    千兆以太网测试仪体积小、重量轻，是一款适合携带的手持式小型测试仪。其具有双端口测试功能，支持电口、光口SFP（小型可插拔）以太网数据的接入测试；具有自协商功能，支持协商10/100/1 000 M网络数据与Pause帧流量控制；支持PHY环回与MAC环回测试，支持RFC2544网络基准测试建议的吞吐量(Throughput)、时延(Latency)、丢包率(Frame Loss Rate)和背靠背帧(Burst Back to Back Frame)等指标测试[2]；支持VLAN、SNMP、IPX、DNS等测试管理功能；系统可以进行大数据量的存储处理，且具有高速网络流量生成发送功能。千兆以太网测试仪系统电路原理框图如图1所示。 

    10/100/1 000 M数据通过电口进来后，经物理层进行开销处理与串并转换后到MAC层,在MAC层经流/自协商控制、地址滤波，符合要求的数据在Gigabit MAC控制下送到POS-PHY Level 3接口到FPGA，FPGA对数据进行处理后送至ARM控制器进行进一步的处理与显示报告。 

    从SFP电口进来的数据直接到MAC器件，由SERDES进行串并转换，然后进行8B/10B编解码，同样在Gigabit MAC控制下送到POS-PHY Level 3接口，其余处理与电口进来的数据相同。 

    发送数据的流向与接收数据流向相反，在ARM控制模块的指示下，FPGA生成相应格式的网络高速数据流量，经MAC、PHY层处理后送至电口或光口发送到被测网络或设备。 

    千兆以太网测试仪系统采用的器件要求具有较高的处理速率，以满足千兆网络的高速要求。其中ARM处理器采用三星的S3C2440A处理器，这是一款内核为ARM90T、支持最高数据速率可达403 MHz的处理器，它包含LCD接口、SD卡接口、多达3个的UART接口等^[3]，能很好地满足小型手持式测试仪需求。 

    PHY层采用支持IEEE802.3协议,兼容10/100/1 000 M速率，支持自协商，具有平行检测能力的器件。MAC层为支持电口，可直接接SFP光口的器件,支持Ethernet 2.0、IEEE 802.3 LLC、IEEE 802.3 SNAP/LLC编码格式和VLAN帧；具有可编程Pause流量控制，可编程自协商功能；具有8个单播精确匹配地址过滤器，1个基于64bit的Hash多播过滤器；具有一组统计计数寄存器，可以统计各种情况下的收帧、发帧以及不同错误的错误帧的发送接收情况。另外，具有一个8位MCU接口，可与ARM控制器连接，实现对MAC层的配置与控制。 

    高速数据的生成与处理采用XILINX公司的大规模可编程器件FPGA，其寄存器速率最高可达550MHz，满足POS-PHY Level 3(60 MHz～104 MHz)的速率要求。 

    千兆以太网测试仪系统各个模块间采用标准接口：8位的GMII(PHY层与MAC层)、32位的POS-PHY Level 3(MAC层与FPGA高速数据流量生成与处理)、8位的MCU（MAC器件与ARM控制器），其中FPGA模块与ARM控制模块通过双FIFO进行通信，1个用于下行数据传输，一个用于上行数据传输。 

    发送与处理数据必须支持不同协议的数据。发送数据时，ARM控制模块告诉FPGA需要发送的数据格式，包括UDP、TCP、ICMP等数据类型以及流量模式为突发流还是均匀流等信息^[4]，FPGA产生发送流量数据。接收数据时，MAC层、FPGA模块根据ARM控制模块的指示，对数据进行过滤、统计等处理后把结果报告给ARM控制模块，如需要也可将符合要求的数据送至ARM模块进行分析。 

2  功能实现 

    千兆以太网测试仪系统需要实现的模块按功能划分,可以分为接收处理模块、数据生成发送模块、控制协调模块及接口通信模块。接收处理模块主要是接收处理来自网络中的数据流。数据生成发送模块主要是根据ARM控制模块的指示生成高速数据流并发送。控制协调模块负责指示接收、发送数据的类型模式以及协调各个模块的工作。接口通信模块一方面需要处理不同模块间的通信协议，另一方面需要把数据送至人机交互界面。 

2.1 接收处理模块 

    接收数据是从电/光口接收，经过PHY层、MAC层处理后到FPGA。在FPGA中根据RFC2544网络基准测试建议的吞吐量、时延、丢包率和背靠背帧等指标，对数据进行统计处理，然后送至ARM控制器模块进行进一步的处理与报告显示。电口、光口接收数据流程框图分别如图2、图3所示。 

    接收数据端口为双端口，接收来自电口的数据以及来自SFP小型可插拔的光口数据。 

    电口支持符合IEEE802.3ab定义的1000 BASE-T接口。数据进来后在PHY层器件中经过AD转换，物理介质接入(PAM)子层和物理编码(PCS)子层处理，由DMUX处理后，通过GMII接口到MAC层，在MAC层中实现自协商、流控制与设置的地址过滤后，通过POS-PHY接口的可编程FIFO到FPGA 模块。在FPGA模块中主要根据RFC2544建议实现各种统计等处理。 

    光口支持IEEE802.3定义的1000BASE-SX短波（多模），1000BASE-LX长波（单模或多模）光纤信号。光口处理基本与电口处理相同，由SFP进来的信号直接传到MAC器件的SERDES(Serial to Parallel & 8B/10B Decoder)模块，在其中进行串并转换、8B/10B解码后，由POS-PHY接口的可编程FIFO传到FPGA模块。 

    在FPGA模块中处理统计接收到的数据时，需要快速查找数据以确定其是否与所统计处理数据类型匹配。此处采用输入为需查询的数据，输出为数据地址和匹配标志的CAM存储器，这样可大大加快数据的查询速率。 

2.2 数据生成发送模块 

    数据发送流程与接收流程相反，在FPGA模块中需要生成各种类型、各种模式的高速数据流量。需要生成的数据流量包括UDP、TCP、ICMP等。需要支持的流量生成模型主要有均匀流和突发流，其差别主要是流量速率、报文之间的时间间隔的不同，前者是以恒定速率生成发送流量，后者以满足一定分布的随机数速率产生发送流量^[4]。发送时需要根据ARM控制部分决定发送类型为单播、多播、还是广播。数据生成流程如图4所示。 

2.3 控制协调模块 

    ARM控制模块是协调测试仪系统各部分工作，并根据用户设置生成接收处理与生成发送数据的配置信息。 

    ARM控制协调模块对FPGA模块的配置信息是通过FIFO实现的。首先，ARM处理器将用户输入的控制字转换处理成双方约定的、具有一定格式的数据类型，然后放入FIFO；然后，ARM向FPGA模块发送一个指示信息，FPGA在扫描到此指示信息后，按照约定的格式读取FIFO，提取配置信息。在发送数据时，此配置信息为发送数据流量的配置信息，而在接收处理数据时为处理数据命令信息。 

    对MAC层的控制包括配置地址过滤、发送接收端口选择等。ARM处理器将需要过滤的地址信息通过MAC器件的8位MCU接口配置到MAC层器件寄存器，实现对单播、多播、广播的地址设置。同样，通过配置使能通道设计寄存器，选择数据接收发送通道为电口还是光口。 

2.4 接口通信模块 

    各个模块间的通信尽可能采用业界标准接口，以便于系统升级维护。 

    PHY层与MAC层接口采用8位的GMII接口。GMII(Gigabit Media Independent Interface)可以满足不同芯片供应商对于MAC层和PHY层的互连互通。GMII采用8位接口数据，工作时钟125 MHz，传输速率可达1 000 Mb/s，同时兼容MII所规定的10/100 Mb/s工作方式。 

    MAC层与FPGA模块采用32位的POS-PHY Level 3接口。POS-PHY接口为成帧器、网络处理器与相关器件间通常使用的接口，由PMC-Sierra和Saturn开发，很多特性与Utopia接口相同，但POS-PHY能满足不同长度数据包的需要，其中Level 3速率为2.488 Gb/s。 

3 软件设计 

    千兆以太网测试仪软件采用Microsoft公司的Windows CE操作系统，其界面友好，支持中文，支持多种网络协议。软件设计需要实现的模块主要有4个： 

    (1)对MAC层、FPGA等器件进行配置，数据提取，发送驱动程序； 

    (2)在FPGA等模块的数据处理基础上，进一步对统计处理结果进行处理； 

    (3)指示生成发送，接收过滤数据配置信息； 

    (4)界面显示测试报告。 

    Windows CE操作系统软件还需实现USB、串口等通信交互功能。 

    对千兆以太网测试仪采用深圳东进通讯技术有限公司研制的Keygoe1003型千兆以太网交换机进行测试。测试项包括接收数据分析测试、发送数据环回分析测试、对测试结果进行RFC2544建议的吞吐量、时延、丢包率和背靠背帧等指标分析。经过严格的功能和指标测试，本千兆以太网测试仪的各项指标均达到高速网络测试仪要求的标准，可满足电信行业厂商的需求。 

参考文献 

[1] 吴义宝，沈文博，陆增援，等. 2.5 G ATM IP宽带测试接口的研制. 中国科学技术大学学报，2004，34(1). 

[2] RFC2544. Benchmarking methodology for network interconnect devices. 1999. 

[3] ELECTRONICS S. S3C2440A.pdf. Http://www.samsungsemi.com/.2004. 

[4] 盛立杰，吴建平，章淼，等. 高速网络性能测试负载生成多流发送调度算法. 清华大学学报(自然科学版)，2004，44(7).