MSK调制方式的突出优点是：信号具有恒定的振幅且信号的功率谱在主瓣外衰减较快。但在移动通信中，对信号带外辐射功率的限制十分严格，MSK信号还不能满足这种要求。于是就在MSK调制器前加一个高斯低通滤波器作为前置滤波器，即形成了GMSK调制方式，如图2所示。其中对高斯低通滤波器有如下要求：(1)带宽窄，且是锐截止的。(2)具有较低的过脉冲响应。(3)能保持输出脉冲的面积不变。
2  GMSK解调基本原理
    对GMSK信号的解调可采用相干解调，也可采用非相干解调。这里主要介绍信号的正交相干解调方法，原理图如图3所示。

    该解调方法中，输入的GMSK信号同时与2路的相应相干载波相乘，并分别进行积分判决。积分判决交替工作，每次积分时间为2T_s，即二者相差T_s时间^[1]。
3  基于软件无线电的GMSK调制解调器的实现
    软件无线电的结构主要由天线、射频前端、模拟中频、A/D、D/A转换、高速数字信号处理部分和各种软件组成，如图4所示。天线部分要覆盖比较宽的频带；RF部分在接收和发射时要完成滤波和功率放大的功能；变频器在接收时完成信号的下变频，降低数据流速率；A/D、D/A转换部分完成模拟信号和数字信号的相互转换；数字信号处理部分主要功能是对基带信号进行处理，包括调制解调，各种抗干扰、抗衰落的实现以及纠错加密等^[2]。

    在软件无线电系统中，一般采用“微处理器+协处理器”结构，微处理器一般使用通用DSP，主要完成系统通信和基带处理等工作；协处理器使用FPGA实现，主要完成底层算法的运算任务。在本系统中应用软处理器IP核代替DSP，在1片Spartan-Ⅱ20万门的FPGA（XC2S200）内就能实现整个GMSK调制器的设计。这样可以简化系统的结构，提高系统的整体性能。
    整个系统采用模块化的设计方案，包括1个母板和多个子板。其中母板上带有各种数据和控制接口(RS232接口、USB接口和I²C接口)。子板中包括A/D子板、D/A子板和FPGA子板，其中最为重要的是FPGA子板。GMSK调制信号就是在FPGA子板上实现的， FPGA子板的结构框图如图5所示。

3.1 GMSK调制器的实现
    GMSK调制器可分为以下几个主要模块：差分编码、高斯低通滤波器、串并变换器和基带信号产生器。
3.1.1 差分编码器的设计
    为了方便GMSK信号的解调，需要对输入信号进行差分预编码。可用FPGA实现差分编码器。将差分编码器输出信号d_i延时1个码元后与输入信号d_i-1进行“异或”，得到信号d_i+1；再对d_i+1进行不归零处理，即可得到差分编码后的不归零码。
3.1.2 高斯低通滤波器的设计
    GMSK调制系统中的高斯低通滤波器的主要作用在于对基带信号进行频谱整形，以降低信号频带宽度，提高频谱利用率，同时降低对相邻信道的干扰。这里选用的高斯低通滤波器，其传输函数可表示为：
   
    其中a是可选择的参量，选择不同的a，滤波器的特性随之改变。令B_b为此滤波器的3dB带宽，即由(4)可得：
   
    由于g(t)的取值范围是(-∞，+∞)，在物理上是不可实现的，因此需要对g(t)进行截短。取截短长度为(2N+1)T_s，若B_bT_s=0.3，经计算，当N=2时，
   
    在实际计算φ(t)时，取g(t)的截短长度为5T_s(有足够的精度)。滤波器的实现可通过调用Systemview软件的FPGA Achitect功能调用现成的Xilinx LogiCores完成设计。这种方法大大简化了设计的流程，节约设计所需花费的时间，并且提高了设计系统的性能。
3.1.3 串并变换器的实现
    串并变换模块将差分编码后的数据按奇偶位分开，变成并行的2路信号。用Verilog语言进行串并变换时，首先要进行分频，然后按分频后的频率对数据进行串并变换。
    串并变换器的Verilog语言实现如下：
    if (start==1)//开始信号start为1，表示开始传输
      begin
        if(clkedge)//检测到分频信号上升沿信号clkedge时，进入状态机
          casex(state)
      state1：//状态1按分频后的频率将输入数据InDATA送入I路
            if(sclk)
               begin
                 IDATA<=InDATA；
                 State<=state2；
               End
            Else
               State<=state1；
      State2：//状态2按分频后的频率将输入数据InDATA送入Q路
               If(sclk)
                 Begin
                    QDATA<=InDATA；
                    State<=state1；
                 End
               Else
               State<=stae2；
    Endcase
    end
3.1.4 基带信号的产生
    在本系统的FPGA实现中，采用了ISE中的IP核DDS(Direct Digital Synthesizer)V3.0。DDS采用了查表法来产生波形，即事先根据各个NCO正弦波相位计算好相位的正弦值，并按相位角度作为地址存储该相位的正弦值数据。查找表(look-up table)一般是等间距地存储1个周期的正弦波或余弦波的抽样值。这些抽样值代表了长度量化为这样，这些抽样值就成了θ(n)=n的函数^[3]。
    而NCO的输出频率定义为：其中B_θ(n)表示查找表地址的比特数， Δθ为每个采样周期增加的相位增量，f_clk表示系统时钟。这样就可以从已知的参量中计算出所需要的Δθ，以控制输出频率。由于NCO可以同时输出正弦和余弦二路波形，所以可以得到几乎完全正交的sin2πf_ct和cos2πf_ct。具体的FPGA实现框图如图6所示。

3.2 GMSK解调器的实现
    GMSK解调方式采用正交相干解调方式，接收机将接收到的已调信号cos(ω_ct+φ(t))分别与相干载波cosω_ct和sinω_ct相乘，经低通滤波器后得到基带信号cosφ(t)和sinφ(t)，然后作相位计算。
    载波提取是GMSK相干解调器设计的关键，能否有效地减小相位误差将直接影响到解调器的性能。在实际设计中，采用了一种数字锁相环技术来实现载波同步，可在FPGA平台上实现，其框图如图7所示。环路滤波器采用理想比例积分滤波器，其传递函数为：
   

    由(10)式可得数字环路滤波器的传递函数为：
   
    C₂和C₁为滤波器的参数，通过调整C₂、C₁可以满足滤波器的各种要求。在FPGA上的具体实现同样采用Systemview的FPGA Architect功能来完成。
    接收端将收到的已调信号进行平方变换，鉴相器对输入的信号和数控振荡器输出的信号的正向过零点进行检测。当检测到输入信号的正向过零点后，启动一个计数器，待检测到输出信号的正向过零点后停止计数，将计数器值N送入环路滤波器。计数值N与二信号相位差有如下关系，

   
    其中：f_in为鉴相器输入信号频率，f_c为计数器时钟频率。环路滤波器对该相位差加以平滑得到控制信号去控制数控振荡器的周期。数控振荡器的输出信号经过二分频即可恢复出载波信号^[4]。
4  系统原理的仿真
    受器件性能的限制，在FPGA中实现信号调制时，载波的频率不可能太高，实用的低中频频率一般在几百kHz到几兆Hz。为设计方便，取载波频率为符号速率的整数倍。用Systemview软件对软件无线电调制解调系统做了仿真，调制信号选用速率为5kHz的PN码，正弦载波频率选为1MHz，经GMSK调制后已调信号的频谱图如图8所示。可以看出，GMSK信号有着较为理想的频谱特性。