摘 要： 介绍了卫星定位接收机载波跟踪部分的设计和实现。在对比分析了载波频率跟踪（FLL）和载波相位跟踪（PLL）各自优点的基础上，提出一种易于通过FPGA实现的二阶FLL和三阶PLL相结合的载波跟踪方法。硬件实现采用Altera Cyclone II FPGA中的EP2C70。对该模块的Verilog硬件描述语言编程方法也进行了详细说明。实验测试结果表明该设计可以很好地满足动态性能和跟踪精度的要求。
关键词： 全球卫星导航系统；载波跟踪；FPGA；硬件描述语言

　　载波跟踪技术是各种卫星导航定位系统中卫星定位接收机基带处理部分的关键技术之一。随着FPGA器件规模的扩大、处理速度的提高、成本的降低，研究设计适合于FPGA实现的载波跟踪算法具有实际意义。
载波跟踪又分为载波频率跟踪(FLL)和载波相位跟踪(PLL)。常见的FLL是叉积自动频率跟踪，常见的PLL是科斯塔斯环。频率跟踪环的动态性能优于相位跟踪环，所以一些典型的军用高动态接收机均采用FLL环进行载波跟踪。但是在相同信噪比条件下，FLL的测量误差要大于PLL。如何兼顾动态跟踪性能和测量精度，是高动态卫星定位接收机载波跟踪设计的难点[1]。
1 载波跟踪方案设计
设计采用FLL辅助PLL的载波跟踪方式，首先采用动态性能好的FLL，消除大部分多普勒频移的影响，然后进入正常（高精度）跟踪模式，即采用跟踪精度高的PLL直接跟踪相位变化，提高跟踪精度。在容许预期动态影响的前提下，尽量采用窄滤波器噪声带宽以维持环路的高精度跟踪状态。当动态增强时，转入FLL跟踪，重复上述过程。即当动态性变化时，环路自动实现FLL与PLL跟踪方式的切换。这样既能保证动态性能，又能提高环路的跟踪精度[2，3]。方案框图如图1所示。

　　FLL采用CDPAFC鉴频算法，原理框图如图2所示。其输入为解扩后的值：

　　该鉴频算法消除了数据位的影响，鉴频器的鉴频范围为预检测积分时间的一半，鉴频曲线如图3所示。本系统中取预检测积分时间T_b=1 ms，鉴频范围为250 Hz。

　　由于FLL的跟踪精度低，当频率牵引到一定范围以内后，采用属于PLL的科斯塔斯环跟踪载波。科斯塔斯环原理框图如图4中虚线框所示。

　　科斯塔斯环的误差控制量：

　　由式(4)可见，调制在载波上的数据位的正负对科斯塔斯环的鉴相特性没有影响，环路呈正弦鉴相曲线。由于锁相环存在0°和180°两个相位稳定点，在载波跟踪环解调载波时会有相位模糊度的问题，导致数据位相位出现180°的翻转，该问题可以通过巴克码极性判断来解决。
由于存在速度和加速度引起的多普勒频移和多普勒频移的变化率，为了使稳态误差为零，需要采用二阶锁频环辅助三阶锁相环的方式[4]。
FLL与PLL切换的基本方法是判断跟踪后的频差是否小于预置门限。当E(k)连续N次小于某一门限时，即认为FLL已经锁定，PLL开始工作。具体算法如下：
在系统开始工作时，设置计数器初值为0，PLLWork清0，表示FLL开始工作，PLL未工作。
FLL工作时：
(1)当E(k)小于预置门限时，计数器开始计数；
(2)如果计数器还没有计数到N1时，E(k)大于预置门限，则计数器清0；
(3)如果计数器计数到N1，则表明FLL环已经锁定，可以转入PLL环，PLLWork置1，计数器清0。
PLL工作时：
(1)当PLL开始工作时，若E(k)大于预置门限，则计数器加1；
(2)如果计数器还没有计数到N2，E(k)小于预置门限，则计数器清0；
(3)如果计数器计数到N2，则表明PLL环失锁，此时切换到FLL环，PLLWork清0，计数器清0。
图5为双环自动切换载波跟踪的MATLAB仿真结果。初始频差50 Hz，频率变化率100 Hz/s。图中的折线为切换指示信号。由图可见切换前FLL工作，环路快速收敛；切换后PLL工作，环路进入高精度跟踪状态。

2 FPGA数字实现
实现选用的是Altera公司Cyclone II系列FPGA芯片EP2C70F672C7。为简化硬件设计，FLL和PLL可以共用同一个环路，见图6。载波跟踪模块主要由乘法器﹑加法器、寄存器等组成。