摘  要： 针对1000BASE-T中的均衡解码结构，从信噪比与误码率、速度及硬件复杂度等方面比较了该判决反馈均衡解码器的几种形式，并设计了一种满足速度与误码率要求而硬件复杂度更低的混合型结构，该结构将部分残留后馈干扰级数移除，同时应用流水线及重定时技术优化其性能。
关键词： 判决反馈均衡；1000BASE-T；混合结构；网格译码

1 判决反馈均衡解码器的结构
　许多数字通信系统中都使用了网格编码和脉冲幅度调制，1000BASE-T中使用4维8状态网格编码及5电平调制，每对双绞线上有5种符号{-2，-1，0，1，2}，分为A={-1，1}，B={-2，0，2}两组。4对双绞线组合的16种结果分为图1（a）所示的8个子集，属于相同子集的不同符号间的欧氏距离为4。图1（b）为其网格编码[1]图，每个状态均有4条进出路径，偶状态ρ0、ρ2、ρ4、ρ6出发路径对应的输出判决符号取自偶子集S0、S2、S4、S6；奇状态ρ1、ρ3、ρ5、ρ7出发路径输出判决符号取自奇子集S1、S3、S5、S7，相同起止点的编码路径间最小距离为4，即网格编码在理想条件下可以获取6 dB编码增益。
　由于噪声和串扰的存在，译码使用了基于最大似然估计（MLSE）的维特比算法，该算法的复杂度随着信道数和译码深度呈指数增长，因此，硬件复杂度是算法设计重点。一种是串联式均衡解码器结构，即将4个DFE（判决反馈均衡器）与一个维特比译码器串联，如图2所示。其中，4路DFE用于消除后馈干扰，维特比译码器则用于进行网格译码，两部分组成串联式结构。

　串联分离式结构[2]电路简单、硬件开销小、可流水线操作且速度快。但其中DFE输入直接来自硬判决，当存在误判时，会引起错误传递[3]，导致误码率升高。抑制误差传递的一种方法是使用并联式结构，如图3所示。DFE与Viterbi译码器形成环路，后馈干扰补偿嵌入Viterbi译码器中，DFU输入不采用硬判决而采用各状态幸存信号，这种结构能取得很好的误码率性能。

　并联式结构针对8状态都进行了DFU计算，需8倍的DFU单元数、8倍的1D-BMU单元数以及4倍的4D-BMU的单元数，大大增加了硬件开销。并且由于n时刻的码间干扰计算需要此前的多级判决值，因此，后馈码间干扰的补偿、一维及4维分支度量计算、加比选单元以及幸存信号的选择形成了一个关键回路，路径延迟大，系统工作速率低。
串联式结构硬件简单且能达到较高的速度，而并联式结构拥有较好的误码率性能，可以综合这两种结构设计一种折衷的混合型结构。
2 混合式结构设计与实现

2.1 混合式结构
　经仿真可知，信号经过回波、串扰消除以及前馈均衡后，大部分的后馈干扰能量都集中在前几级上，而占多数级的尾部干扰只占有少部分能量。如果先去掉相对不重要的尾部干扰，而将重要干扰的消除引入到分支度量计算中，利用超前计算思想[4]来减小延时，将多数级数的尾部干扰消除单元和1D-BMU单元移到关键环路以外，可得到一种混合式结构，对误码率性能只会有很小的影响，但却可以大大降低硬件复杂度，如图4所示。
　判决反馈预均衡（DFPE）用于消除相对不重要的后馈干扰，只留下重要的几级送到判决反馈均衡解码器（PDFD）。假设后馈干扰级数L=14，用MATLAB对三种结构的误码性能作了算法模拟，得到BER与输入SNR关系，如图5所示。此外，还对不采用网格编码的信号进行仿真，可看到误差传递作用对串联式结构性能有很大的负面影响，相对于未编码系统只有约1 dB的信噪比增益；而14级全并联结构约有5.3 dB的编码增益；混合式结构残留级数r增加，编码增益也增加，残留1级干扰时，编码增益约为4 dB，虽然残留级数为2时的误码率性能与全并行结构的性能相当，但却大大增加了硬件复杂度，因此，选择r=1。

2.2 DFPE结构
　DFPE将后馈干扰的级数削减到1，其结构如图6所示，消除了这部分后馈干扰的信号{yn，j}为：



　根据1000BASE-T信道模型[7]，使用MATLAB仿真产生了有干扰的数据，通过本文设计的均衡解码器进行均衡并解码，ModelSim仿真结果如图8所示。z1、z2、z3、z4为通过模拟信道、带干扰的待均衡解码的数据，理论上为5值符号{-2，-1，0，1，2}，假设经过8 bit A/D转换量化后理论值为{-128，-64，0，64，127}。{a1，a2，a3，a4}为译码过程保存的幸存符号值。dout为经过回溯深度14周期后的译码输出，输出为00→01→00→01→01→00→10→10→11→10→00→00→11→10→01→00→01。通过分析可知，状态转换与输入的码组对应，表明该均衡解码器正确地去除干扰并解码出发送信号。

　本文在现有判决反馈均衡解码器的基础上设计了一种折衷的混合结构，采用预均衡将后馈干扰削减到1级，使用流水线及超前计算技术优化其性能，该结构大大降低硬件复杂度，同时又能满足系统误码率和速度的要求，最后使用Verilog HDL语言实现了一个适用于1000BASE-T的均衡解码器。
参考文献
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