文献标识码: A
文章编号: 0258-7998(2012)10-0106-03
PCCCTurbo码又称为并行级联码(Parallel Concatenated Convolutional Code),在TD-LTE系统发送端编码过程中引入随机交织器,充分考虑Shannon编码定理而获得接近理论极限的性能[1]。故在接收端可以采用一种软输入软输出迭代译码算法,充分利用译码输出的软信息来逼近最大似然译码性能[2]。TD-LTE系统要求高速数据业务,传输数据业务量大,而软迭代译码的计算复杂度随着数据量的增加而快速增大。目前Turbo译码器中的分量译码器的实现算法有Log-Map算法和Max-Log-Map算法。前者能获得最好的译码性能,但是其实现复杂度过高;后者对其进行改进,但是实现复杂度仍然很高。本文在Max-Log-Map算法的基础上进行改进,提出一种简化的Log-Map算法,该算法在满足系统性能要求的前提下,大大降低了实现复杂度。
TMS320C64x最初主要是为移动通信基站的信号处理而推出的超级处理芯片,该芯片属于高速定点DSP,最高时钟频率为1 GHz,处理性能达8 000 MIPS,比传统DSPs要快一个数量级,因此在测试仪表的开发领域有广阔的应用前景[3]。该系列DSP最主要的特点是在体系结构上采用了甚长指令集VLIW(Very Long Instruction Word),由一个超长的机器指令字来驱动内部的多个功能单元。由于每条指令的字段之间相互独立,故可单周期发射多条指令,从而实现更高的指令级并行效率。该系列DSP芯片的大容量、高运算能力等优点使其在无线基站、终端等场合广泛应用,特别是运算精度能满足测试仪表的开发条件。所以本文重点研究Turbo译码算法在TMS320C64x上的软件实现。
1 传统的Turbo译码算法
针对Turbo译码,目前的软输入软输出迭代译码算法都是基于BCJR算法的推导过程,用于Turbo译码的MAP译码器就是求解下面的似然信息[4]。
导过程可以看出,本文所提的简化算法的计算复杂度性能明显优于Max-Log-Map算法。
3 DSP实现及测试性能分析
3.1本文简化算法的DSP实现
输入到Turbo译码模块的是解子块交织后的三路数据,且以软信息的形式存放在内存当中(每个软信息占据8 bit的内存空间)。具体函数调用如表1所示。
(2)迭代译码:将组装得到的rec_s1和初始化为全零的L_a1调用Log-Map子函数计算得到该译码器的输出对数似然比L_ma1,并对其进行交织处理得到L_a2,然后将rec_s2和L_a2调用Log-Map子函数计算得到第二个译码器的输出对数似然比L_ma2,再将其进行解交织处理得到L_a1。判断是否达到总的迭代次数,若未达到预设的迭代次数,则继续进行该步骤;否则转至(3)。
(3)译码判决:将迭代之后的对数似然信息进行判决,大于0则判为1;小于0则判为0。
3.2 CCS3.3环境下性能分析
在进行DSP软件设计时,需要对程序进行优化,尽量减少或者消除程序中的“NOP”指令,特别是循环体内的“NOP”指令。通过在CCS3.3上进行程序的仿真运行,从中频接收数据,统计得到各种情况下译码过程的执行结果,如表2所示。
表2仅列举了几种典型的数据长度,且不失一般性,总体性能基本不会受输入数据长度的约束。通过分析可以看出,在相同的译码输出长度的情况下,处理时间的耗费量与迭代次数是正相关的,迭代次数越大,译码性能越好,但处理时延越长;在相同的译码迭代次数的情况下,根据标准规定的传输块大小与调制阶数有关(本文仅以两种不同调制方式下的传输块大小为例),16 QAM调制方式下的处理时间耗费明显高于QPSK调制方式,这是由于16 QAM用于处理大传输块,占用的内存空间也相应地增加。TMS320C64x芯片的主频为1 GHz,一个指令周期耗时1 ns,故本文提出的译码算法DSP实现可以达到一定的译码速率,且误比特率相当低,满足TD-LTE综合测试系统的性能要求。
本文从Turbo译码理论出发,为适合TD-LTE综合测试系统的传输数据业务量大且译码时延特性要求高的特点,针对传统Turbo译码算法实现复杂度高的缺陷,提出一种简化的Turbo译码算法。通过Matlab链路级仿真比较,所提简化Turbo译码算法保证了良好的译码性能,同时对所提简化算法在TMS320C64xDSP中进行实现。从译码程序运行的结果来看,该算法具有较低的误码率和较高的译码运行速率,能够满足TD-LTE系统的性能需求。由于其实现具有可行性和高效性,该实现方案已应用于TD-LTE无线综合测试仪器的开发当中,效果良好。
参考文献
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