1 多频带正交频分复用系统

    近年来超宽带系统已被计划用于对占用较大带宽的无线通信系统进行标准化，特别对无线个人局域网中使用的无线通信设备。超宽带的最基本特点是发射信号功率谱密度非常低，并能让发射信号在极大的带宽中传输。在2005年，WiMedia联盟与ECMA国际组织合作并宣布建立以WiMedia 联盟的基于多频带正交频分复用MB-OFDM(Multi-band Orthogonal Frequency Division Multiplexing)技术的超宽带无线电平台作为全球的超宽带标准——ECMA-368。到目前为止，ECMA-368已被制定了第三版[1]，重点提出了不同国家带宽使用的规范。ECMA-368被选择为高数据速率的无线电平台标准，可用于实现高速无线通用串行总线、快速蓝牙和无线高清多媒体接口等系统。
     物理层汇聚协议作为PHY层对MAC层的接口定义，并为物理层服务数据单元（PSDU）转换物理层汇聚协议数据单元提供了合适方法。为了传输一个包含信息的PSDU，ECMA-368应用了不同层次的编码和不同类型的复用构造成8个传输模式，以53.3 Mb/s、80 Mb/s、106.7 Mb/s、160 Mb/s、200 Mb/s、320 Mb/s、400 Mb/s和480 Mb/s不同的速率向MAC层传送。编码比特流经过比特交织后，映射到四相相移键控信号QPSK(Quadrature Phase Shift Keying)或者双载波调制DCM(Dual Carrier Modulation)的复数星座图上。由此产生的复数装载到由FFT基带信号所实现的正交频分复用符号的数据子载波上。图1和图2分别描绘了侧流扰码后的PSDU的编码和解码过程。 ECMA-368使用了时间长度可达242.42 ns的128点快速傅里叶变换，这使每个子载波的频率可达528 MHz。每个正交频分复用符号的分隔是由长度为70.08 ns的补0后缀(相当于37个以FFT频率的采样信号)组成。虽然现今的系统芯片可以用频率为528  MHz处理数据，但如此高的时钟频率会导致芯片内部产生信号干扰、高速板布局走线以及能耗等问题。而且尽管使用的是最新FPGA系列硬件，其内部时钟频率最高的也只是500 MHz。现今技术对应用528 MHz时钟频率的硬件原型开发仍然存在一定难度。

2 并行基带处理架构
    在无线通用串行总线系统的并行基带处理架构中，发射机里基带数据是在两条并行的通路中进行处理的。每条通路使用的时钟频率是264 MHz，此频率是ECMA-368标准中所要求的时钟频率的一半。数据处理后得到的复数值以单双号顺序的形式在两条并行的通路中根据时钟脉冲信号进行缓冲、合并和输出到数模转换器。同样在接收机里，信号经模数转换器输出的数据也经过两个时钟频率为264 MHz的通路的处理，一旦完成信号均衡处理后就进行合并操作。
    无线通用串行总线是半双工通信的，即可以实现双向的通信，但不能在两个方向上同时进行，必须轮流交替地进行。在完成射频部分后应马上进行编码或解码，但不能同时进行编码和解码。因此，一般的系统只需要一个傅里叶变换。而对于并行的系统架构，每个并行的通路包含一个傅里叶变换。这会使得有两个傅里叶变换的存在，但它们时钟频率能减小一半。这两个傅里叶变换都可用在基带的发射和接收通路中。
2.1 基带的发射通路
    图3为发射通路中并行基带架构。交织器对比特块进行交织处理和输出。在无线通用串行总线系统中，交织器的长度可为300 bit、600 bit或1 200 bit。它的输出通过星座图映射器来把相应的比特转换成复数值。因此，每转换一个快速傅里叶逆变换都需要把交织器的比特输出分成适当的块长度。用第一个快速傅里叶逆变换的比特块记为单号从上通路传送，然后以第二个快速傅里叶逆变换的比特块记为双号从下通路传送。这样便形成了单双号和相应上下通路传送方式。传送给星座图映射器的比特数目要依据不同的映射方式，如QPSK(≤200 Mb/s)、DCM(≥320 Mb/s)。为了产生相同的传输速率，每条通路的时钟频率要求是单一通路架构的时钟频率的一半。这样在每条通路里快速傅里叶逆变换只需一半的输出时间通过结合星座图映射器来产生连续的单双号形式的正交频分复用符号。

    每个快速傅里叶逆变换的输出被传送到内置两个并行的双端口存储块的缓存。每个存储块可存储128个复数。每一个存储字的宽度是12 bit。其中6 bit是用于存储发射符号（复数）的实部；另6 bit是用于存储发射符号（复数）的虚部[2]。对快速傅里叶逆变换产生的复数符号进行存储时应按地址递增形式（0,1,2,…,127）同时写进两个缓存的相同地址。当缓存满置时，数据从一存储块的单号地址读出，同时也从另一存储块的双号地址读出。这不但能够在相同的时钟频率下得到单双号连续的输出，也能够以双倍的速率来清空缓存。一个通路的编码处理须先于另一通路，而且缓存里内置的两个存储块以同一速度清空，这样保证了两个存储块在不同的时间输出数据。
    缓存的读取需要合适的处理方式。首先，读缓存在适当时间应用了简单的同步处理，并加上多路选择操作。然后发射基带中单双号复用的复数符号传送到双倍速率的寄存器中，其中双号的发射复数符号是在时钟脉冲信号的上升（或下降）沿输出，单号的发射复数符号是在时钟脉冲信号的下降（或上升）沿输出。这样在每个时钟脉冲信号周期内可产生两个复数符号，相当于以一半的速率产生一个正交频分复用符号，并把发射的复数符号进行低电压差分信号接口处理以输出通用的高速数字信号。
2.2 基带的接收通路
    图4为接收通路的并行基带架构。从模数转换器得到的低电压差信号符号通过补0后缀组成傅里叶变换的数据块长度，然后分两条接收通路进入下一级的处理。每条通路使用缓存对单双号的信号进行缓冲操作，然后输出单一的信号符号串作快速傅里叶变换处理。快速傅里叶变换信号传送到均衡器中作信号均衡处理[3]。本架构需要两个均衡器置于两通路中，而且两通路的信道估计处理需同时进行。因为使用了两个并行的双端口存储块架构设计，通过信道估计器的两个专用输出端输出信号给每个均衡器来完成系统基带解码。

    已作均衡处理的符号通过星座图映射还原（QPSK，DCM）和信道状态信息的辅助解调下共同产生软比特[4]进行系统解码。这些信道状态信息来自于信道估计器的专用输出端口。正交频分复用符号是按顺序从射频信号接收后处理得到的，每一条通路信号处理是相同和起决定性作用。每个星座图映射还原能保证在不同的时间输出，所以可用一个简单的逻辑或把星座图映射还原后的输出合并到一条通路上。若逻辑或不能保证信号的合并，可加上内部同步缓存。
3 硬件实现
    无线通用串行总线系统基带编解码使用了FPGA进行硬件实现，并引入了上述的并行基带架构。两个外部时钟信号被用到FPGA。其中一个外部的66 MHz晶振作为FPGA的内部时钟信号管理。这样可使外部时钟脉冲信号以倍数的方式来产生264 MHz的数字系统内部时钟信号。而这时钟信号可用于交织器、星座图映射、快速傅里叶逆变换和缓存的操作。也可利用264 MHz时钟信号的升降沿触发，但在硬件实现过程中对双倍速率存储器的安排会存在一定的困难。另一100 MHz的外部时钟用于驱动系统内部CPU。
    利用FPGA的输入输出模块（IOBs）所配置的内部双倍速率寄存器以主频为264 MHz的时钟信号触发把单双号的信号符号合并为双倍速率的信号在一条通路上传送，合并的信号也需要转换到低电压差分信号来连接到两个外置的低电压差分的双倍速率数模转换器。接收机的处理是一个逆过程。在接收机进行基带处理之前，从模数转换器得到的低电压差信号符号在FPGA的IOBs中作内部单极电压转换。内部的双倍速率寄存器可根据内部时钟信号的升降沿触发把单双号信号符号分两条通路输出。用FPGA实现双倍速率数据复用器，如图5所示，把连续的正交频分复用符号分到每条不同的接收解码通路中。

    时钟信号的升降沿触发对接收机中模数转换是非常重要的。由于此时钟是来自于FPGA的内部时钟，这可保证正确双倍速率数据的采样。否则，单双号的数据采样顺序会出错，也会导致信道估计器和均衡器出错。每一通路的信号处理所设定的时间长稍有不同。每个正交频分复用符号含有128个子载波和37个补0后缀，因而每条通路要接收165个采样信号。采样得到单双号正交频分复用符号窗，如图5所示。其中在前一个正交频分复用符号窗中的双倍速率数据输送到上通路中，而后一个正交频分复用符号窗中的双倍速率数据输送到下通路中。最后在释放数据时，每个正交频分复用窗的采样要作补0处理，使每个新进来的采样数据得到合理的安置。图5中缓存的作用是把单双号的并行复数采样以双倍速率转换成串行形式数据。
4 系统性能测量
    该系统是按ECMA-368测试标准在多径信道环境的Foerster的信道模式1(CM1)[5]中使用100个信道进行模拟仿真。所有仿真结果的平均取值超过2 000个数据包的传输,其中在PSDU中的每个数据包要求有1 024 B，并取90%信道的实现作有效结果(舍去最差的10%信道)。链接成功率被定义为系统在90%信道实现中可以成功地获得解调包，所得的误包率(PER)小于8％(若有1 bit错误，整个数据包为接收错误)[6]。在定点运算的系统中严格地按照系统时序要求(没有频率偏移和完善的正交频分复用符号定时)，使用时间频率码(TFC=1)的跳频特性，并加入2.5 dB的实现损耗[6]。为了比较不同的高速数据传输率，设置了不同的系统运行模式。从图6可以看出，在使用DCM调制模式时无线通用串行总线系统传输性能分别为7 m 320 Mb/s、5.4 m 400 Mb/s、4 m 480 M/s。

    电子设备能以更高的速度处理数据有待于对电子设备系统中的时钟频率、硅晶体性能的提高，以及减少硬件的验证时间。通信电子设备在高速数据传输中能耗的降低比减少逻辑门的执行更关键。并行基带架构设计是在发射机里通过两条并行的通路进行信号处理后合并成一条双倍速率的传送通道，在接收机里进行多路分址操作，将接收的双倍速率数据分两路处理。此架构设计已在无线通用串行总线系统里实现与测试，其效果使基带信号处理所需要的时钟频率减少一倍，并实现其系统4 m 480 M/s的高速数据传输性能。
参考文献
[1] ECMA-368.High rate ultra wideband PHY and MAC standard[S]. 3rd Edition, December 2008, also maintained as  ISO/IEC 26907.
[2] 杨润丰，陈晓宁，赵 健. 无线通用串行总线的双载波解调技术[J]. 计算机工程，2012，38(11)：91-93.
[3] 杨润丰，卞建勇，杨洋. 适用于MB-OFDM系统的高效均衡器[J].硅谷，2011(3):163-165.
[4] 杨润丰，李铭钊. 多频带正交频分复用双载波32-QAM调制解调系统[J]. 微型机与应用，2012,31(8):58-61.
[5] FOERSTER J, Channel modeling sub-committee report final, IEEE P802.15 working group for wireless personal area networks(WPANs), IEEE P802.15-02/490-SG3a[R]. 7th February 2003.
[6] MBOA standard:MultiBand OFDM physical layer proposal for IEEE 802.15.3a, IEEE P802.15-03/268r3[S].September 2004.