0 引言

    近年来，随着数字电视、通信雷达、航空航天等领域技术的快速发展，对信号发生器的要求也越来越高，在一些特殊场合，传统的信号发生器已经难以满足设计的需求^[1]。直接数字频率合成（DDS）技术自问世以来，由于其具有相对带宽大、低成本、高分辨率和快速转换时间等优点^[2]，得到了越来越多的重视和应用。但DDS技术输出杂散多而且抑制不强成为限制其发展应用的关键所在。传统的DDS设计中，杂散抑制仅仅通过低通滤波器，可以在一定程度上滤除部分杂散，但在某些高频信号中无法满足要求。文献[3]提出了利用信号对称性进行波形数据ROM压缩，虽然在根本上抑制了相位截断误差和幅度量化误差，但由于只能压缩到原有的1/4，效果不是非常明显。文献[4]提出了相位扰动技术来抑制相位截断误差，但是只对边带杂散有抑制，对底边的杂散抑制不明显。本文针对幅度量化误差和相位截断误差，应用基于对称性+Sunderland构造对数据ROM进行压缩，可以将其压缩为原来的1/12。同时设计了延时抖动法和LC校正电路对相位截断误差和幅度量化误差进行了有效的抑制。

1 DDS基本原理及杂散分析

1.1 DDS基本原理

    直接数字频率合成器（DDS）基本原理如图1所示。

    DDS一般由基准时钟源、相位累加器、相位调制器、波形存储器、幅度调制器、D/A转换器和低通滤波器LPF组成^[5]。整个系统在相同时钟clk控制下，在每个时钟周期，频率控制字M与N位相位累加器进行1次累加运算。相位累加器输出的相位作为地址送到数据ROM表，寻址存在ROM的波形幅度量化值数据，然后输出，完成相位数据到幅度的变化，再经过低通滤波器处理后得到理想的波形。

1.2 DDS杂散分析

    由于芯片资源的限制，导致数据ROM无法做到足够大，因此对幅度值进行了近似的存储，幅度量化误差就是由省略部分产生的。同时，因为要求产生的波形与幅度量化误差具有相同的周期，所以幅度量化误差不会引人其他的杂散。

    由此可见，如果数据ROM多存储一位，信噪比就改善约6.02 dB。

    也是因为数据ROM容量大小的限制，一般B取32位或48位，由相位累加器的高H位来寻址，这就导致舍去了L=B-H位，从而造成相位截断误差。

    设信号S(n)为：

    对l(t)进行傅里叶级数展开得：

    综上所述，如果数据ROM舍位加一位，相位截断误差引起的杂散就会增加约6.02 dB。

    由以上幅度量化误差和相位截断误差来源来看，对数据ROM的压缩可以增大数据容量，从而有效地对杂散进行抑制。本文又分别设计了延时抖动法来对相位截断误差进行抑制，在外围硬件部分设计幅频校正电路对幅度进行了校正。

2 杂散抑制处理

2.1 基于对称性的Sunderland数据ROM压缩法

2.2 延时叠加抖动法

    实际DDS实现中相对于幅度量化误差相位截断误差影响更大，相位截断误差主要是由于误差序列的周期性造成的，相位抖动法就是依靠打破这种周期性及与信号的相关性，使其从离散谱变成连续谱，从而达到抑制杂散的作用。同时针对主频谱线的边带噪声，设计了延时叠加法，提高了信号的信噪比，从而达到抑制杂散的作用。延时叠加抖动法结构如图2所示。

    设频率控制字K=00000000000000000000000011111111，B=10，L=3进行Matlab仿真，分别得到没有进行抑制的频谱和添加了延时叠加抖动处理的频谱，如图3、图4所示。

    通过对图3、图4进行对比，可以明显看到，加入延时抖动处理以后边带杂散被明显抑制，同时底部噪声也受到抑制。

2.3 幅频校正电路设计

    由于幅度量化误差的存在，以及元器件性能的限制，当频率过高时会造成信号幅度的衰减，所以要想得到理想精度的波形需要对信号频率进行校正，同时对信号进行适当的放大或衰减。利用LC振荡电路在实际情况下谐振带宽比较宽的特性，使得输出的信号在其衰减的频带上与LC振荡电路放大的频带相对应，起到对信号幅度进行补偿的作用，从而使得输出信号满足精度要求。LC校正电路结构如图5所示。

3 系统总体设计方案

    系统以Altera公司的FPGA芯片EP4CE6E22C8为核心，以14位DAC芯片AD5682为模拟输出。整个系统由FPGA提供统一的时钟信号，通过上位机输入所要产生的波形参数或选取已定制好的波形，通过串口通信与单片机进行通信，再由单片机将参数转化为16位数据流发送到FPGA，最后经过FPGA运算，产生相应波形。系统总体设计方案如图6所示。

4 数据测试与结果分析

    完成设计后，采用北京普源精电公司的DS1052E型示波器对整个系统的功能进行了测试，测试参数如下所示：

    (1)波形：AM调制、脉冲调制、某型雷达测相信号。

    (2)频率范围：≤30 MHz。

    (3)幅度范围：≤6.7 V。

    (4)幅度精度：0.01 V。

    图7～图8所示是从示波器上直接截取下来的图像。

    从实验结果中可以看出，信号发生器能够产生任意参数要求的波形，同时在产生正弦波等各种波形时曲线光滑，高频阶段没有出现衰减误差。实验结果证明，信号发生器可以产生稳定度高、杂散少的任意波形，最高可以产生50 MHz信号，峰峰值达到6.7 V。

5 结论

    本文从DDS杂散来源推导了杂散对整个波形的影响，应用了新型数据ROM压缩方法从而扩大了取点的个数，从根本上抑制了幅度量化误差和相位截断误差；采用延迟抖动法对相位截断误差进行了有效的抑制；同时设计了LC校正电路，对出现的高频幅度衰减进行补偿，使波形达到设计要求。设计的任意信号发生器可以产生正弦波、方波、AM、脉冲调制以及其他任意波形。

参考文献

[1] 冉子波，马游春，刘红雨，等.基于FPGA的三角波周期随机变化数字信号发生器的设计[J].计算机测量与控制，2013，21(9)：2604-2606.

[2] 李晨磊，竺小松，徐壮.基于无伸缩因子CORDIC算法的DDS设计[J].火力与指挥控制，2014，39(7)：160-163.

[3] 李晓芳，常春波，高文华.基于FPGA的DDS算法的优化[J].仪器仪表学报，2006，27(6)：896-898.

[4] 黄旭伟.DDS杂散抑制技术研究[D].重庆：重庆大学，2007.

[5] 刘艳昌，左现刚，李国厚.基于FPGA的多功能信号发生器设计与实现[J].制造业自动化，2014，36(10)：100-104.