王龙1，杨承志1，肖卫华1，杨斌斌2
（1. 空军航空大学 信息对抗系，吉林 长春 130022；2. 沈阳航空航天大学 电子信息学院，辽宁 沈阳 110136）
摘要：设计了一种基于现场可编程门阵列（Field Programmable Gate Array，FPGA）和射频级数模转换器（Radio Frequency Digital to Analog Converter，RF DAC）的宽带高斯噪声源。该噪声源将优先编码器原理运用到非均匀分段拟合映射曲线中，通过并行伪码产生结构生成均匀分布的伪码序列，接着利用非均匀折线拟合的方法将伪码序列映射为高斯分布的高速数字高斯噪声，然后通过RF DAC输出宽带高斯噪声。在Xilinx Virtex7 XC7VX485T和ADI AD9129搭建的验证平台上的测试结果表明，该噪声源能输出±4σ（σ为标准差）的高斯噪声，噪声带宽可达1.2 GHz，并且只消耗FPGA 约0.3%的资源。
关键词：高斯噪声；优先编码；非均匀划分；FPGA
0引言
高斯噪声在自然界中普遍存在，对雷达侦察和通信侦察具有非常重要的影响。为了测试和验证侦察接收设备在低信噪比条件下的性能，通常需要在测试信号中加入功率可控的高斯噪声。参考文献［1 3］采用串行移位寄存器产生伪码序列，然后将伪码序列通过曲线映射的方式转换为数字高斯噪声，再通过DAC输出模拟高斯噪声。受限于FPGA的工作时钟，目前采用串行反馈移位寄存器的方式输出的高斯噪声带宽最高为250 MHz［1］。
随着宽带雷达技术的发展，雷达信号的带宽达到百兆量级［4］，通过串行反馈移位寄存器的方式无法输出如此高的高斯噪声。因此本文对串行移位寄存器作8路并行化处理，在原有系统时钟频率不变的情况下，产生8倍于系统时钟频率的伪码序列。然后通过均匀到高斯分布的映射关系，将伪码映射为数字高斯噪声，并通过RF DAC 直接产生宽带高斯噪声。与参考文献［1］提出的宽带高斯噪声源设计方法相比，只消耗了0.3%的 FPGA资源，输出的噪声带宽可达1.2 GHz。
1并行伪码产生结构
m序列（伪随机序列）是由线性移位寄存器加特定反馈后形成的，其结构如图1所示。图中dn－i(i=1,2,3,…,r)为移位寄存器中每位寄存器的状态；ci(i=0,1,2,…,r)为第i位寄存器的反馈系数，当ci等于0时，反馈线断开，表示无反馈；ci=1时，反馈线连通，表示存在反馈；除c0以外的反馈线进行异或运算，得到的结果作为线性移位寄存器的输入值。在此结构中 c0=cr=1，c0不能为0，因为 c0=0意味着无反馈，就不能构成周期性的序列，将转变为静态移位寄存器。cr也不能为 0，即第 r位寄存器一定要参加反馈，否则r级的反馈移位寄存器将减化为r－1级的或更低的反馈移位寄存器。不同的反馈逻辑，即ci(i=0,1,2,…,r)取不同的值，将产生不同的移位寄存器。
在FPGA中实现这种结构，每个时钟只能输出一个PN码，受限于当前FPGA的工艺水平，输出噪声频率无法达到系统要求。为此需要对串行反馈移位寄存器作并行化处理，使之能在一个时钟周期内产生多个PN码。以4路并行化为例，设串行反馈移位寄存器的反馈值依次为dn、dn+1、dn+2、dn+3…，则前4个反馈值可用下式表示：
移位寄存器中的值向右移动等效为异或单元向左移动一个位置。为了在一个时钟内得到dn、dn+1、dn+2、dn+3 4个值，可以设置4个异或单元且依次相邻排列，在下一个时钟移位寄存器的值向右移动4位即可。八阶串行反馈移位寄存器（反馈系数用十六进制表示为(153)16）作4路并行化得到的并行伪码产生结构如图2所示。
在每个时钟的上升沿或下降沿，寄存器dr的值向前推入寄存器dr－4(r=4,5,...,11)中；4个异或单元输出的值Ni(i=0,1,2,3)被送入高四位寄存器中；末四位寄存器的值作为四位并行伪码同时输出。
2高斯噪声产生结构
高斯白噪声是一种均值为零、瞬时值服从正态分布、功率在一定带宽内恒定的随机信号，它的方差反映了噪声功率。在工程实践中，为了获得高斯白噪声，人们通常采用某种方式将易于产生的噪声映射为高斯白噪声。映射往往采用噪声概率相等的准则进行。均匀分布到高斯分布的映射关系可用下式表示：
式中，x为均匀随机变量，y为高斯随机变量。可见，均匀分布到高斯分布的映射关系即为高斯概率分布函数的反函数。y的绝对值越大，对应点的斜率也越大。
使用并行伪码结构产生的伪码序列服从均匀分布，而实际环境中的噪声多为高斯分布，故产生的伪码不能直接输出，需要将均匀分布的伪码序列转换为高斯噪声序列。转换方法主要有函数变换法、中心极限法、查找表法 3 种［5］。其中，函数变换法和中心极限法需要使用复杂的数学运算，需要占用大量的FPGA内部的DSP资源。查找表法需要建立均匀分布到高斯分布的映射关系，需要占用大量的FPGA内部的存储资源。
本文引入优先编码器的思想，将整个地址区间分成18段。对于最高位为0的数值（取值范围为0~0.5）而言，从左向右第一个出现1的位置相同的所有数值属于同一个区段；对于最高位为1的数值（取值范围为0.5~1）而言，从左向右第一个出现0的位置相同的所有数值属于一个区段。使用这种划分方法的好处是除了两端的两个区段外，靠外的区段宽度是相邻里侧区段宽度的1/2，能够满足斜率小的地方使用较少的折线逼近，斜率大的地方使用较多的折线逼近的原则。优先编码器的输入输出关系如表1所示。其中Q_OUT为优先编码器的输出值，代表所属区段；A_IN为优先编码器的输入值，取自并行伪码序列的高9位，用二进制数表示，“x”代表任意（“0”或“1”）。
参考文献［6］采取的寻址结构组合逻辑层次过多，且需要用到加法器，不适用于高速电路的设计。在FPGA上的实现结果表明，使用输入位宽为9 bit的优先编码器仅需要4片SLICE，占用资源不超过可配置逻辑块（CLB）资源的万分之一，工作时钟可达400 MHz以上。
3基于FPGA的硬件实现
本文采用Xilinx Virtex-7 XC7VX485T芯片［7］实现数字高斯噪声的产生，然后送入AD9129 DAC芯片［8］进行模数转换。AD9129为14位的射频级数模转换器，可以直接合成射频信号，DAC更新速率最高可达5.7 GS/s。系统的整体框图如图3所示。
并行伪码产生结构采用8路并行化处理，系统工作在300 MHz的时钟频率下，输入到AD9129的数据率为2.4 GS/s(每秒2.4 G个采样点）。为了能够工作在如此之高的时钟频率下，高斯噪声产生结构中的乘加运算通过一个DSP核完成。该系统使用Verilog语言进行编程，可移植性强，在XC7VX485T上布局布线，能够满足时序要求。设计占用了112个SLICE（不到总资源的0.01%）和8个DSP核（约占总DSP核资源的0.26%），消耗的资源极少。
4仿真与测试结果
通过在Vivado 集成开发环境中进行功能仿真得到仿真数据，然后取出65 536个数据值导入到MATLAB软件进行统计，得到的统计分布直方图如图4所示。从图中可以看出，系统仿真结果的统计分布在±4σ（σ为标准差）的范围内符合高斯分布。
5结论
高斯噪声作为一种常见的噪声，在工程实践和科学实验中被广泛应用。本文研究了一种并行伪码产生结构，并首次将优先编码器原理应用到均匀分布到高斯分布的非均匀折线拟合当中。仿真和测试结果表明，本文设计的基于FPGA的宽带高斯噪声源具有占用资源少、精度高、可移植性强等优点，能够输出带宽可达1.2 GHz的基带噪声。
参考文献
［1］ 吴帆, 李会方. 高斯噪声源电路的设计与实现［J］. 电子设计工程，2012,20(16):161 163.
［2］ 付俊, 李光灿. 一种高斯白噪声信号发生器的设计与实现［J］. 计算机测量与工程， 2012,20(5):1436 1438.
［3］ COEIHO R F. Design and implementation of an optical gaussian noise generator［J］. Optical Engineering,2009,48(8):771 777.
［4］ 李海英, 杨汝良. 超宽带雷达的发展、现状及应用［J］. 遥感技术与应用， 2001(3):178183.
［5］ GUTIERREZ R, TORRES V, VALLS J. Hardware architecture of a gaussian noise generator based on the inversion method［J］. IEEE Transactions on Circuits and Systems， 2012,59(8): 501 505.
［6］ 魏恒, 金松坡. 宽带高斯噪声源的设计与实现［J］. 中国集成电路， 2015,24（4）：3437.
［7］ Xilinx Corporation. 7 series FPGAs overview［Z］.(2014-03-18)［2016-03-20］. http://www.xilinx.com/support/documentation /data_sheets/ds180_7Series_Overview.pdf.
［8］ ADI Corporation. AD9129 data sheet［Z］. （2013-08-11）［2016-03-20］. http://www.analog.com/media/en/technicaldocumentation/datasheets/AD9119_9129.pdf.