0 引言

    三维叠层封装是近年来新兴的一种集成电路封装技术，通过堆叠、灌封、切割、表面金属化等工艺过程，在单个封装体内堆叠多个封装芯片或裸芯片，突破了传统平面封装的概念，能够实现更大功能密度的MCM(Multi Chip Module)模块产品，特别适用于DRAM、SRAM、EEPROM、Nand Flash、Nor Flash等存储器类型产品的立体封装，可以有效降低航空、航天电子信息存储系统的体积和重量。

    大容量存储器是航天电子系统关键元器件，用于各种空间试验或探测数据的采集、存储以及在轨数据处理。三维叠层存储器将多片存储器芯片堆叠组合在一起，其功能密度较高，测试难度较大，一方面，因三维叠层存储器单个外引脚连接多个内部芯片引脚，一个或者多个引脚开路无法及时发现；另一方面，在进行高、低温测试时，无法准确监测模块内部芯片的实际温度。

    在GJB2438A-2002混合集成电路通用规范里面，规定了电路需进行高、低温测试，但未规定具体的测试试验方法。一般来说，进行电路高、低温测试有两种方法，一是利用气流罩为电路提供稳定的温度环境，气流罩升、降温速率较高，提供温度稳定，缺点是容积较小，一次一般只能测试一只电路，测试效率较低；二是设定高、低温箱温度比要求温度严格，将待测电路放置在高、低温箱中保温一定时间，待温度稳定后，从温箱中取出，迅速进行测试，该方法比较适合较小批量的存储器测试，主要缺点是电路暴露在室温中的时间与操作相关，不能精确控制操作时间，导致实际测试状态的温度与要求温度可能存在较大偏差。

    为了保证电路实际测试温度满足规范的要求，在采用第二种方案进行高、低温测试时，需要对电路的实际温度进行监测。无论是红外测温、点式温度计测温方法均是测量测试板或模块外部的温度，不能获得内部芯片的实际温度。

    本文针对存储器的特点，对存储器端口寄生二极管结构进行分析，提出了一种通过ATE测试机接触测试方法，测试存储器端口并联二极管正向压降，通过分析二极管正向压降与温度的关系，从而得出模块内部芯片实际温度并有效识别并联二极管一个或多个端口开路的故障模式。根据ATE设备通/短路设计原理进行试验验证，证明了该方法行之有效，几乎不增加测试成本，可以用来进行三维存储器模块的测试和修正，并且本方法也可用于SoC、SiP等复杂结构电路的测试。

1 引脚寄生二极管的正向导通压降

    存储器等集成电路芯片是静电敏感器件，芯片对外引脚端均有ESD保护电路，一般由二极管构成，可提供静电泄放路径，如图1所示。这个结构不仅用来进行ESD保护，也可以用来进行电路连通性测试，并能根据PN结正向压降监测芯片的实时温度。

1.1 单个二极管正向导通压降与温度的关系

    根据Shockely的PN结方程^[1]，PN结两端的电压V和流过PN结的电流I之间的关系为式(1)。

式中，I_s为反向饱和电流，k为玻耳兹曼常数，T为热力学温度，q为电子电量，n为理想因子。

    对于I>>I_s，硅材料取n=1，式(1)改写为：

    反向饱和电流I_s是一个温度相关函数^[2]，可以近似为式(3)。

其中，K、r、V_g0是与温度无关的常数，K表示PN结几何尺寸的因子，r表示基极少数载流子的移动性，V_g0表示在绝对0 ℃下的材料能带宽度。

    由式(2)、式(3)可以推出PN结两端正向压降V与温度T、电流I的关系式(4)。

    其中rlnT较小，可忽略不计，式(4)表明在-55 ℃(218 K)到125 ℃(398 K)的模块工作温度范围内，对于给定的电流，二极管PN结正向压降与温度基本上是一个线性关系，可以通过式(5)计算出PN结的温度。其中，V₁、V₂分别是温度T下给定电流I₁、I₂对应的PN结压降。

1.2 并联结构二极管正向导通压降与并联数量的关系

    三维叠层存储器将多片芯片封装在一个模块中，单个外引脚会连接多个内部芯片引脚，因此多个ESD保护二极管形成并联结构，如图2所示。

    相同结构的二极管电流导通能力相同，根据式(2)，对于N个并联的二极管的PN结两端的压降V_N和流过PN结的总电流I_N之间的关系为式(6)、式(7)。

    从上式可以看出，对于N个并联的PN结，正向导通压降与温度仍然保持近似线性关系。与单个PN结相比，并联的PN结正向导通压降要降低kT/q·lnN，其中KT/q为温度电压当量，在T=300 K时，KT/q≈26 mV。

    根据式(7)，可以通过对外引脚提供恒定的电流，测量寄生二极管的正向压降以监测内部芯片温度，并且可以通过比较正向压降的大小来定位三维叠层存储器模块引脚是否出现了开路失效，也就是可以利用ATE测试设备的接触测试来进行存储器模块的故障模式定位和温度监测。

2 ATE接触测试方法

    接触测试是一种DC直流测试方法，利用芯片引脚寄生ESD保护二极管来检测引脚间是否存在开路或短路的情况。接触测试方法如图3所示，将芯片所有引脚接GND，通过将信号引脚定义为输入，输入VIL=0 V，将所有电源引脚(VDD、VSS)也连接到GND，利用动态电流负载为VDD保护二极管提供400 ?滋A偏置电流，负载参考电压设定在+3 V。

    接触测试时分别对每个引脚进行如下测试。时序图图4表示的是1 MHz的测试周期，周期起始阶段关闭DUT的引脚驱动，打开电流负载，900 ns后二极管的正向压降稳定后进行检测。如果接触正常，压降在0.65 V左右；如果存在短路，DUT引脚电压会被拉到0 V；如果存在开路，DUT引脚电压会被拉到3 V。设定短路失效门限为0.2 V，开路失效门限为1.5 V，可通过测试压降判断引脚是否存在开路或短路失效。

3 试验验证与分析

    为了验证上述理论的有效性，利用ATE测试机的接触测试方法，在不同温度下，对不同并联数量的三维叠层存储器模块引脚导通压降进行测试，得出测试结果如图5所示。

    从图5中，可以看出单个引脚的二极管正向导通压降与温度成线性关系，且随着温度的增加而降低；多个引脚并联的二极管正向导通压降与温度亦为线性关系，且并联引脚数量越多，导通压降越小；此结论与理论分析一致。

    此外，若模块并联的引脚中有一个或多个引脚存在开路失效现象，则可通过比较相同功能端的二极管导通压降有效识别该现象，如图6所示，三维叠层存储器模块地址端A0-A12中，A3地址端有一个并联引脚开路，则其导通压降明显大于其余同功能地址端，此试验结果与理论分析一致。

4 结语

    本文通过理论分析与试验验证，得出存储器端口寄生二极管正向导通压降与温度之间的线性关系，并随着并联二极管数量的增加，导通压降减小，利用该结论，可有效地进行三维叠层存储器内部芯片的温度监测以及开路故障分析，该方法可以用于三维存储器模块的测试和修正，测试成本低，有效提升三维存储器模块的测试效率。

参考文献

[1] SZE S M.Physics of semiconductor devices，2nd Edition，John Wiley & Sons，New York，1981.

[2] SHAUKATULLAH H.A method of using thermal test chips with diodes for thermal characterization of electronic packages without calibration，Eleventh IEEE Semi-Therm Symposium，1995.

[3] SHARMA A K.先进半导体存储器[M].曾莹等，译.北京：电子工业出版社，2001.

作者信息:

李梦琳，郑东飞

(西安微电子技术研究所，陕西 西安710054)