早在2011年底，PCI SIG组织就开始了PCI-E 4.0标准规范的制定工作，原计划在2014-2015年推出PCI-E 3.0已经达到了8GT/s的超高传输速率，单条通道即可提供1GB/s的带宽，PCI-E 3.0 x16全速模式下可达16GB/s。

为了保持向下兼容性，PCI-E 4.0没有改变基础架构，还是铜介质。虽然目标很明确，理论上也完全可行，那就是速率翻番到16GT/s，PCI-E 4.0 x16那就能达到32GB/s，但实际干起来费劲的很。

幸运的是，近日的PCI SIG年会上传来好消息，工程师们已经在实验室里跑出了16GT/s的预定速率，完成了最关键的突破，Cadence、Synopsys也都宣布了各自的PCI-E 4.0 PHY物理层和控制器产品规划。

一旦得到全面铺开，PCI利益集团(简称PCI SIG)将着手研发下一代5.0方案，其运行标准将达到每秒25Gbits甚至32 Gbits。

Cadence、PLDA与Synopsys等厂商已经在PCI SIG的年度开发者大会上分别展示了其PCIe 4.0物理层控制器、交换机与其它IP模块。各厂商同时拿出了可工作芯片、电路板与基板，其中皆包含有利用PCIe 4.0实现的每秒100 Gbit Infiniband交换芯片。

自上一次大规模标准——即每秒8 Gbits PCIe 3.0——更新以来，PCI SIG已经有六年时间没有发布新的技术方案。这一次，其推出的4.0版本可能将成为最后一款基于铜质材料的芯片到芯片互连机制。不过在此之后，以太网与光纤通道仍将发布铜质网络方案，速度分别为每秒25 Gbits与32 Gbits。

“可以肯定的是，PCIe还将迎来下一代升级方案，我们只需要对其细节进行敲定，”PCI SIG总裁Al Yanes在其年度开发者大会的一场新闻发布会上指出。

不过关于5.0版本的疑问仍然很多，其中包括其是否向下兼容以及是否仍然作为当前全部PCIe标准所采取的芯片到芯片链接定位。

“我们无法再从编码方面实现改进，”Yanes指出，3.0版本则针对上代的8b/10b水平提升至128b/130b。“但使用256编码无法带来更理想的提升，因此我们面临可能只剩下提升频率这一条道路了，”他进一步补充称。

市场需求则源自当前各类常见用例。由于网卡传输速度已经达到每秒100 Gbit，必然要求有速度更快的芯片链接。另外，下一代图形处理器与固态驱动器的陆续推出也将在性能层面向厂商提出要求。

面向732家企业客户创造出一套同时适用于从智能手机到超级计算机的广泛应用场景的技术标准显然不那么容易。随着数据传输速率的不断提升与信号频段的收窄，PCIe新版本的研发周期已经由过去的3年延长至如今的7年。

PCIe 4.0 1.0标准版本预计将在今年4月推出。

该集团曾于一年前表示，其希望能够在去年年内完成0.7版本草案，即在2015年年末前敲定一切需要加入最新版本的功能。“不过将各类新特性纳入方案的工作，显然需要耗费超出预期的时间，”Yanes表示。

新功能的引入过程显然并不顺利，特别是其中的信道建模机制——其允许系统工程师以目测方式检查互连体系中的每条通道，并查看其拥有多大的设计余量。

“4.0规范的制定已经耗费了相当长的时间。我们的很多客户都在迫切要求其推出，因为他们发现目前的0.7版本草案并不够理想，”Synopsys公司IP部门高级产品营销经理Scott Knowlton指出。

Cadence(在上)与Synopsys两家公司展示了运行在其IP模块上的PCIe 4.0信道建模功能。

“我们的一家客户强调称，新规范的出台实在太过迟缓。为了不错过市场营销周期，他们会很快推出相关设备，并随后再考虑合规方面的工作，”Cadence公司IP部门PCIe专家Arif Khan表示。

去年早些时候，IBM公司曾为其下一代服务器处理器Power9公布了一系列规范，其中就包括对PCIe 4.0的支持能力。

4.0规范为了实现更高数据传输速率而在传输距离方面稍做牺牲，其目前传输有效范围为12至14英寸。因此，在3.0版本中就比较常见的转接定时器与转接驱动器可能会在未来得到更为广泛的应用。

在此次大会上，Cadence与Synopsys两家公司都展示了该信道建模功能在其IP模块芯片上的运行效果。其中Cadence公司的芯片采用16纳米FinFET制程，而Synopsys方面表示其模块能够较上代PCIe模块在延迟与面积方面分别降低20%与15%。

Pericom公司展示了面向PCIe的每秒12 Gbit转接驱动模块，并表示其成本仅为完整转接定时器的四分之一。不过未来一到两年内，我们恐怕还无法买到能够完整实现每秒16 Gbit标准的转换驱动器。