《电子技术应用》
您所在的位置:首页 > 可编程逻辑 > 业界动态 > 简谈FPGA的上电复位

简谈FPGA的上电复位

2018-08-18
关键词: FPGA 上电复位

  大家好,博主最近有事忙了几天,没有更新,今天正式回来了。那么又到了每日学习的时间了,今天咱们来聊一聊 简谈FPGA上电复位,欢迎大家一起交流学习。

  在基于verilog的FPGA设计中,我们常常可以看到以下形式的进程:

1.png

  信号rst_n用来对进程中所用变量的初始化,这个复位信号是十分重要的,如果没有复位,会导致一些寄存器的初始值变得未知,如果此时FPGA就开始工作的话,极易导致错误。

  那么,这个复位信号来自何处?难道我们做好的系统,每次上电后都要手动按一下reset按钮么?

  答案是否定的!这个复位信号其实是由特定的程序来产生的,系统每次上电,都会由该程序产生一个复位信号,从而避免了手动复位。

  在网上找了多种方案,觉得只有这个程序比较简单实用,转来如下:

  说明:

  1.第一个进程用来延时,当上电后,延时100ms,以保证FPGA内部达到稳定状态;此时sys_rst_n始终为0,也就是系统时钟处于复位状态中;

  2.当100ms延时结束后,sys_rst_n与系统时钟同步释放,即sys_rst_n拉高,复位结束,系统开始正常工作。

  今天就聊到这里,各位,加油。


本站内容除特别声明的原创文章之外,转载内容只为传递更多信息,并不代表本网站赞同其观点。转载的所有的文章、图片、音/视频文件等资料的版权归版权所有权人所有。本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如涉及作品内容、版权和其它问题,请及时通过电子邮件或电话通知我们,以便迅速采取适当措施,避免给双方造成不必要的经济损失。联系电话:010-82306118;邮箱:aet@chinaaet.com。