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To maintain and strengthen TSMC’s technology leadership， the Company plans to continue investing heavily in R＆D． For advanced CMOS logic， the Company’s 3nm and 2nm CMOS nodes continue to progress in the pipeline． In addition， the Company’s reinforced exploratory R＆D work is focused on beyond－2nm node and on areas such as 3D transistors， new memory and low－R interconnect， which are on track to establish a solid foundation to feed into technology platforms．

以上一段是摘自台积电官网的未来研发计划，从这段描述中可以看出，台积电剑指2nm，甚至更先进的工艺。在逼近物理极限的情况下，新工艺研发的难度以及人力和资金的投入，也是呈指数级攀升。在如此艰难的背景下，台积电的底气何在？我认为有如下三点：

当前的先进工艺节点只是商业代号，而非Gate Length或Half－Pitch

如果有人问芯片工艺的中的7nm、5nm指什么？那么我相信很多人都能给出答案－－晶体管导电沟道的长度或者栅极宽度，并且很多人也知道，当前的7nm、5nm只是等效工艺节点，而非真正的沟长或者栅宽。

如果进一步问一下这个问题，当前5nm工艺真正的导电沟长或者栅宽是多少呢？恐怕很多人回答不出来了。不卖关子了，IEEE给出的半导体工艺road map数据是比较可信的，从下图中我们可以看到不同时间对应的工艺节点，而这表里对当前工艺节点的英文描述则非常有意思，它没有用“technology nodes”而是用Logic industry ＂Node Range＂ Labeling。

一个Labeling可以说准确的表达了工艺命名的现状。

所以从上表中，我们可以看到，5nm工艺节点的Gate Lenght为18nm、3nm为16nm、2．1nm为14nm、1．5nm／1．0nm／0．7nm则均为12nm。在十几纳米的尺度短沟道效应可以用多种手段来克服，而量子隧穿效应并不明显，所以说，台积电说自己在2030年将拥有1nm Labeling的芯片，我也完全相信。

事实上，从集成电路发明以来，工艺节点的定义也在不断发生变化，从最初的Gate Length到现在，几乎抛弃了各种真实参数Gate Length／Half Pitch／Fin Pitch等。虽然当前的工艺命名背离了真实的工艺，但对于台积电、三星等商业公司来说，显然从工艺命名上获得了巨大的商业上的利益和成功。

此为底气一。

雄厚的资金及资源加持

半导体产业链各个环节是非常紧密的，而现阶段全球的半导体巨头也组成了一个巨大的利益共同体。

台积电拥有最先进的EUV光刻机

工欲善其事必先利其器，光刻机作为半导体制造中最重要的设备，拥有与否则决定了一家Fab的工艺上限。

一台最先进的EUV光刻机价值近10亿，而研发EUV光刻机的投入更是天文数字。除了ASML，制造光刻机还有两家公司－－尼康和佳能，但这两家都因为投入太高而放弃研发。

EUV光线的能量、破坏性极高，制程的所有零件、材料，样样挑战人类工艺的极限。例如，因为空气分子会干扰EUV光线，生产过程得在真空环境。而且，机械的动作得精确到误差仅以皮秒（兆分之一秒）计。「如果我们交不出EUV的话，摩尔定律就会从此停止，」ASML总裁暨执行长温彼得（Peter Wennink）说。因此，五年前，才会出现让ASML声名大噪的惊天交易－－英特尔、台积电、三星等彼此竞争的三大巨头，竟联袂投资ASML41亿、8．38亿、5．03亿欧元。

反过来，台积电也从ASML可以订购到EUV光刻机，进行新工艺的研发和产能的扩充。

台积电拥有最有钱的客户

但说到TSMC每一代最先的工艺，总少不了一位特殊的客户，那就是苹果。

5nm，3nm甚至是2nm技术都是由苹果和台积电在共同研发，因此苹果在台积电先进工艺的产能拥有牢不可破的地位，将会独占业界最先进的工艺一段时间，吃尽制程红利。同时苹果也是台积电最大的客户，去年为台积电贡献了782．8 亿人民币的营收。

此为底气二。

2025年？三星也可以！

在今年10月份的三星代工论坛2021大会上，三星披露了最新的工艺进展和路线图。三星代工市场策略高级副总裁MoonSoo Kang透露，2GAP工艺会在2025年量产。随着FinFet晶体管结构潜力被挖掘殆尽，未来3nm和2nm将采用GAA晶体管以及2．5D／3D堆叠技术，以实现更好的沟道控制的同时降低功耗。

新技术则为三星台积电的底气三。

为什么要追求先进工艺？

制程工艺的提升，可以带来更高的晶体管密度、更强的性能以及更低的功耗。

我们再回归到工艺制程的原始定义，即芯片7nm，5nm工艺中的7nm，指的是晶体管导电沟道的长度，通常也认为是晶体管的栅极宽度。

那么这个Gate的宽窄为什么会影响性能和功耗呢？先说性能，性能好意味着在一定的时间干更多的事，在处理器里就是更多的运算，我们可以当半导体晶体管每次0／1变化就算一次运算，那么那个红色Gate越宽，两个绿色电极就越远，导致他们直接连通一次的时间就会越长。这就好比一个人在10分钟里做25m往返跑的次数肯定比50m往返跑的次数多一样。所以Gate越小，晶体管一次状态变化的所需时间就会越短，单位时间的工作次数就会越多，一堆晶体管单位时间可做的运算自然就更多，所以性能更好。

再说说功耗。Gate是通过加电压帮助两个绿色电极通电的，而Gate越宽，就需要更高的电压才能导通两极，Gate越窄，导通就更容易，所需的电压也就越低。

而做芯片则是性能，功耗，面积和成本的平衡艺术。如果制程工艺的提升能让芯片在这几方面都更进一步，那么在工艺上投入大量的研发资则是可以理解的。

所以综合以上几个原因，台积电作为半导体制造环节的巨头，2025年量产2nm是有底气的。在摩尔定律放缓的今天，More Moore、More than Moore、Beyond CMOS等新概念层出不穷，为摩尔定律续命。在未来十年，半导体工艺制程依然有相当大的提升空间，所以关于半导体是夕阳产业的论调可以休矣！