近些年，在晶圆代工（Foundry）市场，三星一直没有放缓追赶行业龙头台积电的脚步，然而，在市占率方面，三星仍然没有缩小与台积电的差距，后者依然在小幅、稳步提升着，目前，台积电约占全球晶圆代工市场56%的份额，三星则为17%左右，三星已经在这一市占率数字附近徘徊多年，一直难有明显提升。

　　在这种情况下，台积电在投资规模、市场影响力、技术先进性、良率等方面依然没有放松，仍在全情投入。不过，三星也没有丧失信心，特别是借近两年全球芯片短缺的东风，三星又祭出了一系列措施，以求在未来几年有较大发展。

　　三星再发力

　　近期，三星最大的一个动作就是高层大调整。这是在三星实控人李在镕出狱后做出的，目标是重振三星集团，发起高层人事部门大换血，破格调整高管，前所未有。其中，三星全面撤换半导体、手机、消费电子三大事业主管，并将手机及消费电子事业合并，此举透露出三星集团经营重心已转向半导体，让投资人信心大增。特别值得注意的是，有8名四十多岁的副社长晋升者，从该公司主力事业半导体事业（DS）部来看，存储事业部商品企划组副社长Young-su Son（47岁）、Foundry事业部销售团队副社长Seung-cheol Shin（48岁）、美洲总管副社长Chan-ik Park（49岁）等晋升。

　　半导体是三星的重中之重，其中，存储是其传统优势业务板块，而Foundry是追赶龙头的中坚力量，也是未来发力的重点，高层年轻化可以提升干劲儿和活力。

　　在制程工艺方面，已经量产的最先进节点是5nm，这方面，三星明显落后于台积电，特别是在成熟度和良率方面，去年，采用三星5nm制程的高通Snapdragon 888就出现过热问题，也输给台积电5nm制程的苹果A14、M1芯片效能表现，今年苹果A15 芯片效能更远胜S888。

　　在4nm方面，三星宣布4LPP将在2022年满足该公司客户的要求。由于4LPP依赖于熟悉的FinFET，三星的客户使用此节点将容易得多。

　　此前，三星将其4LPE视为其7LPP工艺的演进工艺，也许这是因为4nm比5nm具有非常明显的PPAc（功率，性能，面积，成本）优势，或者因为存在实质性的内部变化（例如，新材料，极紫外光刻的使用率显著提高等）。

　　据悉，三星在2021年同时提高了其4LPE和5LPP技术的产量，这使其能够为不同的芯片设计提供不同的PPAc优势。

　　3nm方面，三星计划在2022上半年推出3nm，虽然相较于台积电3nm制程同年下半年才会推出，但台积电7月法说指出，主要是配合客户时程。目前，三星晶圆代工主要客户包括高通、IBM、显卡大厂NVIDIA，以及自家的处理器芯片。

　　李在镕8月假释出狱后，立即宣布未来3年投入240兆韩元(约2050亿美元) ，巩固该公司在后疫情时代科技产业的优势地位，称该公司的3nm制程采用环绕闸极技术（Gate-All-AroundGAA）不会输给竞争对手、也就是台积电。

　　三星3nm制程研发规划分为2个阶段，第一代的GAA GAE(GAA-Early)与第二代3nm GAP(GAA-Plus)，2019年称3nmGAE制程2020年底前展开风险试产，2021年开始量产，但目前未见踪影，外界认为将延迟到2023年才会量产。

　　三星就算宣称3nm正式流片，预计2022年上半年量产，但跟先前IBM宣称推出全球首款2nm GAA技术，虽然证实技术的可行性，重点仍在于制程的良率问题，能否脱离实验室大规模量产。

　　三星也强调，与5nm制程相比，其首颗3nm制程GAA技术芯片面积将缩小35%，性能提高 30% 或功耗降低 50%。三星也表示3nm制程良率正在逼近4nm制程，预计2022 年推出第一代 3 nm 3GAE 技术，，2023 年推出新一代3 nm 3GAP技术。

　　在制程工艺方面，三星一直与IBM保持着密切的合作。近期，这两家公司宣布推出了一种创新技术，名为VTFET，它的凸出特点是允许晶体管在垂直方向上堆叠。不仅有助于缩Chiplet的尺寸，还能够使之变得更加强大和高效。

　　此前的2D半导体芯片，都是水平放置在硅表面上的，而电流则沿着水平方向去流动。得益于3D垂直设计，新技术将有助于突破摩尔定律的性能限制，以达成更高的能源效率。与当前的FinFET相比，VTFET 有望带来翻倍的性能、以及高达 85% 的效率提升。此外，由于降低了静电和寄生损耗（SS=69/68 mV/dec 且 DIBL= <30mV），VTFET有望提供出色的工作电压和驱动电流。

　　研究人员使用VTFET制作了功能性环形振荡器（测试电路）。结果发现，与横向参考设计相比，新技术可减少 50% 的电容。

　　不过，三星和IBM并没有给出VTFET技术的商业化和量产时间表。

　　除了制程技术，近期，三星在芯片封装方面也有创新方案推出。11月，三星宣布，已与Amkor Technology联合开发出混合基板立方体 (H-Cube) 技术，这是其最新的 2.5D 封装解决方案。2.5D 封装使逻辑芯片或高带宽存储器 (HBM) 能够以小尺寸放置在硅中介层的顶部，H-Cube 技术采用混合基板与能够进行精细凸块连接的细间距基板和高密度互连 (HDI) 基板相结合，以实现大尺寸的 2.5D 封装。

　　随着HPC、AI 和网络应用细分市场对规格的要求不断增加，随着安装在一个封装中的芯片数量和尺寸的增加或需要高带宽通信，大面积封装变得越来越重要。对于包括中介层在内的硅芯片的附着和连接，细间距基板是必不可少的，但随着尺寸的增加，价格会显着上涨。当集成6个或更多 HBM 时，大面积基板的制造难度迅速增加，导致效率下降。三星通过应用混合基板结构解决了这个问题。

　　通过将连接芯片和基板的焊球间距比传统焊球间距减少 35%，可以将细间距基板的尺寸最小化，同时在细间距基板下增加 HDI 基板。此外，为了提高H-Cube方案的可靠性，三星应用了其专有的信号/电源完整性分析技术，在堆叠多个逻辑芯片和HBM时，可以稳定供电，同时最大限度地减少信号损失或失真。

　　综上，三星在高层调整、投资、制程工艺和封装方面的全情投入，就是要不断提升其竞争力，以在与台积电的竞争中争夺主动权。

　　稳健前行的台积电

　　台积电2021年资本支出达到300亿美元，并拟定了3年共1000亿美元的投资计划，其中八成将用于先进制程技术研发及产能建设。

　　在全球范围内扩充产能方面，三星与台积电在竞争，不过，从今年的情况来看，三星似乎处在下风。两家都将在美国建设新晶圆厂，主要生产5nm制程芯片。但在美国以外，台积电更加受追捧，例如，台积电已经与日本政府和索尼达成协议，将在日本建设28nm和22nm制程晶圆厂，最近还有消息传出，德国也在积极地接触台积电，很希望其在德国建设晶圆厂。

　　制程工艺方面，近两年，7nm和5nm制程量产的成功与稳定，帮助台积电赚得了更多了大牌客户订单，且这些客户对台积电的依赖度不断提升，在这方面，三星则略逊一筹。

　　苹果是台积电的第一大客户，而且25.93%的份额遥遥领先其他所有台积电客户；第二大客户是联发科，他们的订单营收占比5.8%；AMD排名第三，近年来加大了与台积电的合作，7nm芯片及明年的5nm芯片订单都是台积电代工，有消息称AMD已是台积电最大的7nm客户；高通排名第四，份额3.9%，这主要是高通近年来将骁龙8系高端芯片代工交给了三星，减少了在台积电的占比；高通之后是博通、NVIDIA、索尼、STM、ADI，以及Intel。据悉，Intel明年有望用上台积电的3nm工艺，比例会提升。

　　4nm方面，台积电于10月推出了N4P，做为台积电5nm家族的第3个主要强化版本，N4P的效能较原先的N5增快11%，也较N4增快6%。相较于N5，N4P的功耗效率提升22%，晶体管密度增加6%。同时，N4P藉由减少光罩层数来降低制程复杂度且改善芯片的生产周期。

　　据悉，N4P基本上就是2022年苹果新一代iPhone所搭载A16芯片所用制程。供应链业者透露， A16芯片将有架构上大幅更动，采用N4P制程可以透过Chiplet封装(Chiplet)，再增加芯片的晶体管集积度（Density）、降低成本，更可以提高运算效能及有效降低功耗。外媒MacRumors也披露，iPhone 14的A16芯片将采用4nm制程，较前两代iPhone搭载A14、A15的5nm芯片，尺寸更小，效能提高且更省电。

　　3nm方面，台积电仍然采用FinFET架构，其技术研发已经完成，台积电近期已开始进行3nm测试芯片在Fab 18B厂正式下线投片的初期先导生产。

　　台积电在日前法人说明会中指出，3nm制程2021年进行试产，并预计在2022年下半年进入量产，2023年第一季将会看到明显营收贡献。台积电3nm预计2022年第四季开始扩大投片规模，同时进入产能拉升阶段，进度符合预期，届时台积电将成为业界首家大规模量产3nm的半导体厂，以及拥有最大极紫外光（EUV）先进逻辑制程产能的半导体厂。

　　5G手机芯片及HPC运算芯片会是台积电3nm量产第一年的主要投片产品。业界预期，苹果及英特尔将会是3nm量产初期两大客户，后续包括AMD、高通、联发科、博通、迈威尔等都会在2023年开始采用3nm生产新一代芯片。

　　台积电的3nm虽然强大，但三星也在紧追不放，且其代工业务一直都有成本优势，而3nm制程的成本更加高昂，这方面三星可能会有更多的操作空间。面对高昂的成本，以及三星的进攻，台积电也在想办法提升竞争力，特别是要在降低成本方面多花心思。为此，该公司推出了EUV持续改善计划（CIP），在维持摩尔定律进程上，希望减少先进制程EUV光罩使用道数，从而降低成本。

　　ASML今年下半年推出的EUV光刻机NXE：3600D价格高达1.4～1.5亿美元，每小时吞吐量达160片12吋晶圆，基于5nm制程的4nm进行改良，EUV光罩层大约在14层之内，3nm制程将达25层，导致成本暴增，不是所有的客户都愿意采用。透过CIP，台积电有望降至20层，虽然芯片尺寸将略为增加，但是有助于降低生产成本与晶圆代工报价，让客户更有意愿导入3nm制程。

　　除了制程工艺，台积电在封装方面也在不断更新内容。8月，在 HotChips33 年度会议期间，该公司介绍了其最先进的封装技术路线图，并且展示了为下一代Chiplet架构和内存设计做好准备的最新一代 CoWoS 解决方案。

　　据悉，台积电最新的第5代CoWoS封装技术，有望将晶体管数量增加至第3代封装解决方案的20倍。新封装将增加 3 倍的中介层面积、8 个 HBM2e 堆栈（容量高达 128 GB）、全新的硅通孔（TSV）解决方案、厚 CU 互连、以及新的 TIM（Lid 封装）方案。

　　之后，台积电将升级到第6代CoWoS 封装工艺，其特点是能够集成更多的Chiplet和 DRAM 内存，预计可在同一封装内容纳多达8组HBM3内存和2组Chiplet。

　　台积电还将以 Metal Tim 的形式，提供最新的 SoC 散热解决方案。与初代 Gel Tim 方案相比，Metal Tim 有望将封装热阻降低到前者的 0.15 倍。

　　结语

　　三星与台积电的竞争已经持续多年，在全球性芯片短缺，以及产业变革的当下，这两大晶圆代工厂之间的市场争夺战会不会更“好看”呢？值得期待。