从目前的芯片制程技术上来看，1nm(纳米)确实将近达到了极限!为什么这么说呢?芯片是以硅为主要材料而制造出来的，硅原子的直径约0.23纳米，再加上原子与原子之间会有间隙，每个晶胞的直径约0.54纳米(晶胞为构成晶体的最基本几何单元)!1纳米只有约2个晶胞大小。

1纳米单位到底有多小?

纳米也属于长度单位，可能很多人不了解它到底有多小?毫米(mm)、厘米(cm)、米(m)大家都比较熟悉，10mm=1cm，100cm=1m，1mm=1/1000m。单位长度由大到小排列依次为：米(m)、分米(dm)、厘米(cm)、毫米(mm)、微米(μm)、纳米(nm)，1m=1000mm，1mm=1000μm，1μm=1000nm，即1nm=10^-9m，相当于1米平均分成10亿份!每一份为1nm。

XX nm制造工艺是什么概念?

芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。

所谓的XX nm其实指的是，CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占面积将减小一半;在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。

随着全球科技产业的快速发展，芯片制造技术的重要性与日递增。尤其是在美国修改芯片规则之后，越来越多的国家开始布局芯片的技术研发。

比如欧盟，就有17个国家共同签署了《欧洲处理器发展声明》，计划在2年~3年的时间内投入1450亿欧元，来发展欧洲的处理器技术。而国内市场的芯片市场，也由于台积电的无法自由出货，走上了一条独立自主的道路。

为了帮助企业摆脱芯片领域“卡脖子”的局面，中科院等国内高校也就芯片制造技术的研发进行了布局。在这样的局面之下，越来越多与芯片制造有关的技术开始得到突破。

早在2021年，清华工物系就在对新型加速器光源“稳态微聚束”的研究中，取得重大的科研进展。该研究报告了一种新型粒子加速器光源“稳态微聚束”的首个原理验证实验，并且，有望在EUV光刻机中进行使用。

时隔仅一年之后，清华大学再度就科研项目进行官宣，国产1nm晶体管技术技术也终于迎来了突破。

据了解，3月10日，清华大学在官方微博中发布消息，“清华大学集成电路学院任天令教授团队，在小尺寸晶体管的研究方面取得了重大进展，首次实现了具有亚1纳米栅极长度的晶体管，并具有良好的电学性能。”

首先，随着摩尔定律的不断推进，全球几乎所有的半导体公司都在寻求新的晶体管技术。因为，原有的FinFET晶体管技术在进入5nm工艺制程之后，就出现了电磁隧穿的现象，即晶体管的栅极(开关)被击穿，造成芯片的“漏电”。

漏电现象一旦出现，不仅会大幅度增加芯片的功耗，还会导致芯片的封装发热。这也是目前国产手机，为什么要不停地要为手机堆“散热”的主要原因。

全球半导体公司为了解决这一问题，纷纷投入大量的资金用于研发，在晶体管的材料、结构上大做文章，比如三星，就计划在3nm工艺节点，尝试通过

环绕式结构FET，来解决芯片的漏电、发热问题。

但是，想要在单位面积内尽可能多的堆积晶体管，仅通过改变结构来实现还不够，所以，就需要在晶体管本身的材料、设计上做研究。这次清华大学任天令教授的团队，就验证了之前清华所提出的垂直硫化钼晶体管概念，并且证实了这项技术，在亚1nm阶段仍具有良好的电学性能。

简而言之，在1nm晶体管的研究方面，清华大学已经走在了世界前列。同时，我国以石墨烯晶圆为代表的第三代半导体技术，也在有条不紊的进行布局。眼下，这些技术虽然受制于芯片制造工艺，光刻机等问题无法商用，但是，在未来大家都面临“瓶颈”需要突破的情况下，就会彰显出当下这些研究成果的重要性。

因此，越是先进的技术研发越不能只看当下，尤其是高端的芯片技术研发，往往对技术的前瞻性和建设性布局要求很高。

半导体制程已经进展到了3nm，今年开始试产，明年就将实现量产，之后就将向2nm和1nm进发。相对于2nm，目前的1nm工艺技术完全处于研发探索阶段，还没有落地的技术和产能规划，也正是因为如此，使得1nm技术具有更多的想象和拓展空间，全球的产学研各界都在进行着相关工艺和材料的研究。

上周，IBM和三星公布了一种在芯片上垂直堆叠晶体管的新设计，被称为垂直传输场效应晶体管 (Vertical Transport Field Effect Transistors，VTFET)。当前的处理器和SoC，晶体管平放在硅表面上，然后电流从一侧流向另一侧。相比之下，VTFET彼此垂直，电流垂直流动。该技术有望突破1nm制程工艺瓶颈。

IBM和三星表示，这种设计有两个优点。首先，它可以绕过许多性能限制，将摩尔定律扩展到IBM当前的纳米片技术之外，更重要的是，由于电流更大，该设计减少了能源浪费，他们估计VTFET将使处理器的速度比采用 FinFET 晶体管设计的芯片快两倍或功耗降低 85%。IBM和三星声称，这一工艺技术有望允许手机一次充电使用整整一周。他们表示，它还可以使某些能源密集型任务(包括加密采矿)更加节能，因此对环境的影响较小。

IBM 和三星尚未透露他们计划何时将该工艺技术商业化。他们并不是唯一一家试图突破 1 nm瓶颈的公司。今年5月，台积电与合作伙伴发布了1nm工艺技术路径;7 月，英特尔表示，其目标是在 2024 年之前完成埃级芯片的设计。该公司计划使用其新的“英特尔 20A”制程节点和 RibbonFET 晶体管来实现这一目标。

台积电依然是先锋

近年来，科学界一直在寻找可以替代硅的二维材料，挑战1nm以下的制程工艺，但至今未能解决二维材料的高阻、低电流问题。

近些年，在先进制程的研发和商业化方面，台积电一直是行业先锋。

今年5月，台积电、中国台湾大学(NTU)和麻省理工学院(MIT)联合宣布，1nm芯片研发取得重大突破。

该突破主要体现在材料方面，使用半金属铋(Bi)作为二维(2D)材料的接触电极，可以大大降低电阻并增加电流。这可以实现接近现有半导体尺寸物理限制的能源效率。该消息是在IBM早些时候宣布其2nm芯片之后发布的。

每一种新的工艺技术都会带来新的挑战，在这种情况下，关键挑战是找到合适的晶体管结构和材料。同时，为晶体管供电的晶体管触点对其性能至关重要。半导体工艺技术的进一步小型化增加了接触电阻，从而限制了它们的性能。因此，芯片制造商需要找到一种电阻非常低、可以传输大电流并且可以用于量产的触点材料。

使用半金属铋作为晶体管的接触电极可以大大降低电阻并增加电流。目前，台积电使用钨互连晶体管，而英特尔使用钴互连。两者都有其优点，并且都需要特定的设备和工具。

为了使用半金属铋作为晶体管的接触电极，研究人员不得不使用氦离子束 (HIB) 光刻系统并设计一种“简单的沉积工艺”。这种工艺仅用于研发生产线，因此还没有完全准备好进行大规模生产。

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