在近期激烈的全球竞争中，国产芯片产业迎来一项重要利好，中国首个原生Chiplet 技术标准正式审定发布！

在12月16日举办的“第二届中国互连技术与产业大会”上，由中国集成电路领域相关企业和专家共同主导制定的《小芯片接口总线技术要求》团体标准正式通过工信部中国电子工业标准化技术协会的审定并发布。

对中国芯片产业而言，该团体标准是中国首个小芯片（Chiplet）技术标准，意义十分重大，这无疑是一大好消息。

小芯片（Chiplet）技术到底是什么？

所谓的小芯片（Chiplet）技术，在近两年里收到了业内的热烈关注和探讨。

小芯片Chiplet又被称为“芯粒”，Chiplet将复杂芯片拆解成一组具有单独功能的小芯片单元die（裸片），通过die－to－die的结构将模块芯片和底层基础芯片封装组合在一起。

Chiplet的主要优势包括：

1．可以大幅提高大型芯片的良率；

2．可以降低设计的复杂度和设计成本；

3．还能降低芯片制造的成本。

为什么小芯片被这么多企业重视呢，原因是因为小芯片Chiplet架构在制程工艺难以进步的情况下，可以实现晶体管密度的突破，因此对于半导体行业来说非常重要。

早在2010年，蒋尚义先生提出通过半导体公司连接两颗芯片的方法，区别于传统封装，定义为先进封装 。

2015年Marvell创始人之一周秀文（Sehat Sutardja）博士曾提出Mochi（Modular Chip，模块化芯片）架构的概念，这是芯粒早期雏形。

而AMD是率先将芯粒技术大规模应用于商业产品的公司之一，在第三代锐龙（Ryzen）处理器上AMD便是复用了第二代霄龙（EPYC）处理器的IO Chiplet。直到2019年，国内华为等公司也在产品中使用芯粒技术。

在2022年举办的基金委双清论坛上，孙凝晖院士、刘明院士、蒋尚义先生等讨论提出了“集成芯片”概念，也是对芯粒集成芯片的概括和定义。不过，网上也有一些值得关注的观点。清华大学魏少军教授指出，Chiplet处理器芯片是先进制造工艺的“补充”，而不是替代品。“其目标还是在成本可控情况下的异质集成。”

那么此次国内审定发布的《小芯片接口总线技术要求》中都讲了哪些内容呢？

据悉，《小芯片接口总线技术要求》描述了 CPU、GPU、人工智能芯片、网络处理器和网络交换芯片等应用场景的小芯片接口总线（chip－let）技术要求，包括总体概述、接口要求、链路层、适配层、物理层和封装要求等。

据介绍，小芯片接口技术有以下应用场景：

·C2M （Computing to Memory），计算芯片与存储芯片的互连。

·C2C （Computing to Computing），计算芯片之间的互连。两者连接方式：

·采用 并行单端 信号相连，多用于 CPU 内多计算芯片之间的互连。

·采用 串行差分 信号相连，多用于 AI、Switch 芯片性能扩展的场景。

·C2IO （Computing to IO），计算芯片与 IO 芯片的互连。

·C2O （Computing to Others），计算芯片与信号处理、基带单元等其他小芯片的互连。

此标准列出了并行总线等三种接口，提出了多种速率要求，总连接带宽可以达到 1．6Tbps，以灵活应对不同的应用场景以及不同能力的技术供应商，通过对链路层、适配层、物理层的详细定义，实现在小芯片之间的互连互通，并兼顾了 PCIe 等现有协议的支持，列出了对封装方式的要求，小芯片设计不但可以使用国际先进封装方式，也可以充分利用国内封装技术积累。                  

（《小芯片接口总线技术》标准概况图）

换个角度来看，小芯片Chiplet技术其实就是模块化的芯片技术，可以由多个不同制程、架构、功能的小芯片堆叠出全功能芯片，在半导体行业已经极为常见。此次中国发布原生Chiplet小芯片标准，无疑将推动本土半导体芯片这一领域的发展。

单片式SOC与Chiplet SOC的比较

Chiplego首席技术顾问曾在《揭秘后摩时代芯片产业方向：Chiplet技术》一文中提到，在不考虑制造成本的情况下，人们总是认为单片SOC可以比Chiplet SOC提供更好的性能和功耗。事实上，单片SOC中每个模块都能以最小的延迟进行通信，这使得前者比Chiplet SOC的性能更好。然而，如果把制造成本作为一个芯片设计目标，那么有些单片SOC设计可能会成为一个不可能完成的任务。

他以AMD的64核Chiplet芯片设计为例：在7nm技术中，CPU Chiplet尺寸约为81mm＾2；在12nm技术中，I／O芯片的尺寸约为125mm＾2。如果采取单片设计方法，单片SOC的裸片尺寸应该在700mm＾2到800mm＾2之间。

（Chiplet与SoC的区别）

而在目前的EUV曝光机中，光掩模版尺寸约为858mm＾2。在未来的High－NA EUV中，光掩模版可能会小于450mm＾2。因此，无论采用哪种情况，AMD 64核SOC的单片设计都难以生产，即使单片设计能提供卓越的性能和功耗。如果人们仍然想以单片SOC中完成64个CPU Core的设计，只有通过减少高速缓存的大小，比如缩减一半甚至更多，这样芯片尺寸就可以减少一半，单片SOC在7nm中可以达到400mm＾2左右，但这种设计方案在生产成本方面并不合理。总而言之，在一个系统中，不同的功能和特性所需要的工艺技术往往是不兼容的。例如，DRAM和RF工艺技术与逻辑SOC就不兼容。在这种情况下，单片SOC是不可能的。如果想把这些功能块集成到一个封装中，Chiplet SOC是唯一的解决方案。

科技巨头率先成立了Chiplet标准联盟

整个芯片产业其实很早就做好了迎接Chiplet技术的准备。在今年3月，英特尔、AMD、ARM、高通、台积电、三星、日月光、Google云、Meta（Facebook）、微软等十大行业巨头联合成立了Chiplet标准联盟（UCIe 联盟），正式推出了通用芯粒互连技术（Universal Chiplet Interconnect Express）。该联盟成立的目的旨在推动Chiplet接口规范的标准化，并已推出UCIe 1．0版本规范。

需要指出的是，通用芯粒互连技术（UCIe）是一个开放的芯粒互连协议，旨在芯片封装层面确立互联互通的统一标准，满足客户对可定制封装要求。通用芯粒互连技术提供了物理层和die－to－die适配器。物理层包含裸片间通信的电气信号、时钟标准、物理通道数量等规范，可以包含来自多家不同公司当前所有类型的封装选项，包括标准2D封装和更先进的2．5D封装。随着3D芯片封装的推出，UCIe标准还需不断升级，未来也将最终扩展到3D封装互连。

相比之下，国内本土半导体厂商在Chiplet这一块一直以来都比较欠缺。据了解，UCIe联盟成员共分为三个级别，分别是发起人、贡献者（Contributor）和采用者（Adopter），发起人由董事会组成并具有领导作用，贡献者和发起者公司可以参与工作组，而采用者只能看到最终规范并获得知识产权保护。

目前，UCIe联盟目前仅开放后两个会员级别申请。此前已有芯原、芯耀辉、芯和半导体、芯动科技、芯云凌、长芯存储、长电、超摩科技、奇异摩尔、牛芯半导体、OPPO等多家大陆企业先后宣布加入UCIe行业联盟，随着中国Chiplet生态圈不断壮大，阿里巴巴也在今年8月入选了董事会成员，标志着UCIe进入一个新的里程碑。

有人认为，Chiplet对中国解决先进芯片技术瓶颈具有重要意义，是中国市场换道超车重要技术路径之一。不过，清华大学教授魏少军却指出，Chiplet处理器芯片是先进制造工艺的“补充”，而不是替代品。“其目标还是在成本可控情况下的异质集成。”清华大学集成电路学院院长吴华强也表示，Chiplet不是先进芯片制造的替代品，但它们可能有助于中国建立“战略缓冲区”，提高本地的性能和计算能力，以制造用于数据中心服务器芯片。

部分巨头推出Chiplet相关产品

值得一提的是，小芯片Chiplet技术的落地并非是厂商们的空谈，像英特尔、AMD、ARM等均已经推出了Chiplet小芯片架构。

英特尔在2021年架构日时就披露了有关其下一代至强可扩展平台的功能，其中之一是向tiled架构的转变。英特尔将通过其快速嵌入式桥接器组合四个 tile／chiplet，从而在更高的内核数下实现更好的CPU可扩展性。此举也跟其他公司一样，通过“更小的核心”或“连接在一起的单个chiplet”这两种途径之一，来实现更多的服务器平台核心数量。

此前，AMD曾推出基于台积电3D Chiplet封装技术的服务器处理芯片。在今年11月，AMD正式发布了采用RDNA3架构的新一代旗舰GPU——RX7900XTX和RX7900XT。AMD表示，这是公司首度在GPU产品中采用小芯片（Chiplet）技术，即台积电的“3D Fabric”技术，也是全球首个导入Chiplet技术的游戏GPU。与使用更传统GPU设计的RDNA2相比，该款产品拥有多达580亿个晶体管，每瓦特性能提升了54％，并且提供高达61TFLOP的算力；

同样，在2019年美国圣塔克拉拉举办的开放创新平台论坛上，知名IP大厂Arm与台积电共同发表业界首款采用台积电先进CoWoS封装解决方案并获得硅晶验证的7nm小芯片Chiplet系统，其中内建Arm多核心处理器。据悉，这款小芯片系统成功展现出结合了7nm FinFET制程及4GHz Arm核心所打造出的高效能运算的系统单芯片（SoC）关键技术，结合了台积电创新的先进封装技术与Arm架构卓越的灵活性及扩充性，为将来生产就绪的基础架构SoC解决方案奠定绝佳基础。

GPU、FPGA市场应用潜力巨大

目前Chiplet已经有少量商业应用，并吸引广大国际芯片厂商投入相关研发，在当前SoC遭遇工艺节点和成本瓶颈的情况下，Chiplet有望发展成为一种新的芯片生态。根据市场研究机构Omdia（原IHS）的预测，2024年Chiplet市场规模将达到58亿美元，而到2035年则将达到570亿美元。

其中，Chiplet在GPU、FPGA这两个有着高算力特点发热领域应用潜力巨大，具备芯片设计能力的IP供应商更有机会脱颖而出。但与此同时，Chipet未来充满机遇的同时也有挑战存在，技术层面上Chiplet面临着连接标准、封装检测、软件配合等几方面的挑战。

在连接标准上，不同供应商的Chiplet接口标准不同，比如OpenCAPI、Gen Z、CCIX、CXL等等。因此需要有统一的标准将不同制程／材质的die连接组成一个系统；封装检测方面，芯片间支持的带宽大小不同对应了不同的封装技术，选择封装技术的时候需要综合考虑成本和连接性能。在检测方面，Chiplet需要在封装前对裸片（Die）进行测试，相较于测试完整芯片难度更大，尤其是当测试某些并不具备独立功能的Chiplet时，测试程序更为复杂；软件配合方面，Chiplet的设计制造需要EDA软件从架构到实现再到物理设计全方位进行支持，另外各个Chiplet的管理和调用也需要业界统一的标准。

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