随着摩尔定律的逐步失效，数字逻辑芯片和DRAM芯片随着制程工艺提升所带来的密度优势正在降低，成本却在高速提升。相比之下，NAND Flash闪存的情况却并非如此。与半导体行业的其他行业不同，NAND每年的成本都在大幅下降。

　　这主要是因为NAND颠覆了摩尔定律，不再依赖对于晶体管的微缩。相反，NAND转向了全新的3D NAND架构，并于2013年首次商业化。从那时起，NAND制造商通过添加越来越多的存储单元层的堆叠来提高NAND的密度和成本结构。制造的焦点也几乎完全从光刻转移到了沉积和蚀刻处理步骤。结果，自从引入3D NAND以来，NAND的密度以非常一致的速度每年提高30%。

　　近日，半导体研究机构Semianalysis发布文章，对NAND半导体市场、工艺技术扩展途径、制造工艺、NAND定价趋势、当前供过于求/未来短缺、2023年至2025年NAND晶圆制造设备支出前景、西部数据和Kioxia的未来进行了分析，并深入探讨了NAND高纵横比蚀刻市场、3D DRAM的可能性。Semianalysis认为，沉积方面也即将发生的重大材料变化，以及由于两次制造变化，代表超过10亿美元的收入可能易手，市场份额可能从泛林集团（Lam Research）大幅转移到东京电子（TEL）。

　　一如既往，技术背景将为每个人详细介绍。NAND的沉积和蚀刻、3D DRAM的可能性、业务影响、变化、高层成果和WDC/Kioxia评论方面的两项新发展也将详细介绍。包括从超大规模集成电路日本和半导体西部的工具公司和NAND制造商那里收集的市场情报。

　　自引入3D NAND以来，这种密度的增加使每比特的NAND成本每年下降约21%，尽管未来可能会面临一些挑战，但预计仍将继续扩展。

　　美光认为，NAND每比特的成本可以继续以每年低至百分之十几的速度下降，而DRAM更难扩展，只能以每年高个位数的成本下降为目标。这是DRAM行业最近经历的21%的倒退。

　　NAND中这些大规模成本改进的主要原因是晶圆厂可以在工艺步骤数没有大规模相应增加的情况下增加密度。3D NAND中最关键的步骤是薄膜沉积和高纵横比蚀刻。

　　NAND的一个过于简单的制造过程是沉积交替的薄膜，然后有一些不同的蚀刻穿过堆叠，将cell分开/连接到外部世界。Lam Research是许多工艺步骤的领导者，包括最关键的高纵横比蚀刻。

　　NAND扩展的四条大道

　　有4种主要途径可以扩展NAND闪存每片的存储容量。

　　逻辑缩放：每个单元存储的位数。这需要每个单元存储2^n个电压电平；

　　垂直缩放：垂直堆叠的NAND单元的数量；

　　横向缩放：可以在2D矢量上拟合的单元格的大小/数量；

　　体系结构扩展：各种技术可提高密度并减少单元/外围的开销。

　　首先是逻辑缩放，即每个物理存储单元存储更多的位。每个单元存储的每个附加位需要将单元必须保持的可辨别电压状态的数量增加一倍。IE：每个单元1bit（SLC）的2个电压电平，每个单元2bit（MLC）的4个电压电平、每个单元3bit（TLC）的8个电压电平以及每个单元4bit（QLC）的16个电压电平和每个单元5bit（PLC）的32个电压电平。

　　理想情况下，这通过增加存储字节而不增加存储单元的物理数量来实现“自由”缩放。每个单元4bit的QLC NAND于2018年问世，SK海力士从英特尔收购的Solidigm团队一直在谈论每个单元5bit PLC浮栅NAND。Kioxia的研究人员甚至在2021年证明了在低温条件下每个Cell可以达到7bit。

　　然而，逻辑缩放的主要缺点是减少每个存储状态的电子数量。增加每个单元的电压状态的数量意味着划分每个存储单元的电子存储容量。每个状态的电子数量减少会增加可变性并破坏可靠性。2D NAND已经达到了TLC技术的极限，3D NAND也很快接近了类似的极限。展望未来，我们开始看到这种影响，这标志着逻辑缩放的结束。

　　制造商发现，制造更小的Cell（横向+垂直），每个Cell容纳更少的电子，使每个Cell的高位无法维持。例如，Solidigm的192层PLC出现故障，由于成本结构较差，不会大量生产。

　　三星的大于236层V9代3D NAND也显示出QLC与TLC的代扩展性较差。在V7代中，QLC比TLC密度高40%。使用V9时，QLC的密度仅为TLC的20%。这是因为QLC存储单元不能像TLC单元那样收缩得那么多。因此，美光和SK海力士相信TLC（每个单元3bit）NAND将是最具成本效益的长期解决方案。

　　其次是垂直缩放，这是过去十年中NAND密度增长的主要途径。当前的高纵横比（HAR）蚀刻深度限制为6至7微米，每个单元的最小厚度约为40nm。到目前为止，制造商只能实现多达128个字线层堆叠（每个约50nm）。除此之外，还需要将多个单独蚀刻并组合在另一个deck（层面）上的deck串堆叠。Solidigm的192层设计使用了四个48层deck，而海力士最新一代238层设计使用了两个deck，每个deck有119条活动字线。

　　理想情况下，deck越少越好，因为需要重复的制造步骤越少，堆叠deck时出现对齐错误的风险越低。否则，垂直缩放的唯一其他方式是减小每个存储器单元和字线的Z方向厚度，或者增加HAR蚀刻深度，下面详细说明。这就是为什么东京电子可以从泛林集团公司获得大量业务的原因。稍后描述的沉积变化可能同样具有影响力。

　　第三是在X和Y方向上进行传统的横向缩放。这可以通过增加存储器沟道孔的密度或通过减少狭缝和存储器块细分的面积开销来实现。前者已经被开发出来了，因为需要将所有层都安装在侧壁上以形成电荷陷阱单元，所以空穴不会变得更小。孔之间的间距目前也尽可能小。

　　对于后者，美光和西部数据/铠侠（WDC/Kioxia）增加了狭缝之间的通道孔的数量，减少了狭缝的总数，从而实现了通孔的更好面积利用。这意味着它们的替换栅极工艺必须水平地深入层中，以正确地去除所有SiN（氮化硅）残留物并干净地进行随后的W（钨）填充。

　　自64层NAND产生以来，行业标准一直是狭缝之间的9根支柱。美光的232层NAND在狭缝之间变成了19个支柱，而西部数据/铠侠 BiCS6 162层在狭缝间变成了24个支柱，尽管我们尚未发现这种情况在市场上广泛普及。他们的 218 层 BiCS8 将会更进一步，不再需要一排虚拟孔来分隔子块。

　　虽然与垂直缩放相比，这些横向缩放技术的密度增益较小，但它确实能够在不增加WFE（晶圆厂设备投资）强度的情况下线性降低成本。除此之外，还可以通过使用交错“楼梯”设计来减少阵列两侧“楼梯”的头顶面积，从而实现横向缩放。然而，这是以增加布线密度和字线连接区域的复杂性为代价的。

　　最后是架构缩放。它关注CMOS逻辑外围电路的放置位置。设计从简单的CMOS Next to Array，到最近的CMOS Under Array，通过在NAND堆栈下方构建电路来节省芯片面积。然而，由于NAND阵列处理步骤的苛刻性质，CMOS逻辑处理技术存在限制。CMOS键合阵列（CBA）通过在单独的芯片上制造逻辑来解决这一问题，然后通过混合键合将该芯片键合到存储器阵列芯片上。

　　这使得更高级的逻辑和更高的布线密度能够实现阶梯和子块划分的进一步横向缩放。由于并行制造逻辑和存储器，可以通过降低设计/工艺复杂性和循环时间来抵消接合多个芯片带来的成本增加。YMTC凭借其64层Xtacking 1.0和令人惊叹的1.0微米间距混合粘合引领潮流。西部数据/铠侠 BiCS8 218层也将采用混合键合工艺，其他制造商也将效仿。

　　这些扩大规模的途径大多已经被挖掘出来。虽然垂直扩展一直是扩展的主要方式，但即使如此，目前的制造设备也开始采用这种方式。

　　3D NAND结构和制造流程

　　氧化物和氮化物薄膜的交替层首先沉积在基底芯片上。每个层的厚度在20至30nm之间。每个叠层的理论极限可以超过250层高并且接近7微米的高度。然后添加厚的硬掩模以准备高纵横比（HAR）沟道空穴蚀刻。这种反应离子蚀刻工艺挖掘出比宽度深70倍的孔阵列。通道孔在圆度和整个孔深度上的均匀性对于降低存储单元性能的可变性至关重要。对于具有多个deck的设计，重复这些步骤，然后将这些deck堆叠在彼此的顶部。

　　由此，用多层填充沟道空穴以形成电荷陷阱单元，每一层沉积在侧壁上使得空穴逐渐变窄。接下来是金属置换栅极工艺。狭缝通过所有层被蚀刻下来，形成暴露出堆叠侧面的沟槽。这允许通过ALD和钨字线填充进行氮化物层的挖掘和随后的势垒沉积。在阵列的侧面蚀刻阶梯以将字线层暴露于垂直接触。

　　最后，位线和金属互连形成在所制造的CMOS电路之上，并与所制造的包括字线驱动器和用于NAND接口的其他外围电路的CMOS电路连接。由此，我们看到3D NAND高度依赖于HAR蚀刻和沉积能力来缩放密度和性能。

　　如前所述，3D NAND主要限制是在制造工艺中蚀刻沟道通孔。这就是为什么每GB的原始处理时间（以及因此的处理成本）扩展预计将从我们观察到的历史趋势放缓的原因。这是这篇文章的重点。

　　NAND市场信息更新

　　目前NAND市场持续疲软，产能严重过剩。由于供应过剩，目前晶圆产能利用率在60%的范围内。库存情况也是巨大的。这是自1997年以来我们看到的最严重的供需不匹配。

　　现在，主要的NAND制造商都在降低产能利用率，试图减少库存，使市场恢复平衡。然而，技术转型仍需要一些投资。三星做为最大的NAND生产商（34%的市场份额）在NAND工艺上已经落后了。它目前的die仍然主要是128层，176层NAND仍然只是一小部分。这远远落后于SK海力士和美光，后者处于超过200层的技术节点。

　　三星正试图将今年的大部分产能转移到236层。他们实际上在很大一部分生产中跳过了一个节点。虽然他们在技术转型方面的投资将在今年支持NAND WFE，但这只会推迟NAND市场复苏，因为面对不断增强的产出能力，需求能力显得更加疲软。一旦三星技术转型完成，他们将为市场带来另外70%的NAND容量增长。三星想强行进行整合，这是一种从公司最高层开始的策略。

　　Semianalysis相信，与2023年相比，2024年将是NAND资本支出更加精简的一年。预计到2025年NAND供需将强劲复苏，因为巨大的库存和低产能利用率提供了缓冲。长期需求将继续增长，该行业最终需要持续投资来满足这一需求。但是，对于NAND制造的资本支出增长可能将会相对较少，而且头部的西部数据和铠侠的可能的合并可能也将抑制这方面的资本支出。

　　东京电子将突破泛林集团在NAND刻蚀设备领域的垄断？

　　由于这篇报告后半部分为收费内容，因此这里只能给出Semianalysis的最新研究的结论，即随着3D DRAM的可能性和即将到来的沉积材料的重大变化，NAND制造设备市场将会面临重大改变，市场份额可能将更多的从泛林集团转向东京电子，这可能意味着超过10亿美元的收入的易手。

　　芯智讯此前3D DRAM相关文章：《DRAM将进入3D时代？230层堆栈，容量可提升8倍！》

　　正如前面所介绍的，3D NAND制造过程当中，最多的制造步骤是刻蚀和薄膜沉积。而在全球刻蚀设备和薄膜沉积设备市场，美国泛林集团、日本东京电子和美国应用材料这三家厂商占据主导地位。

　　Gartner数据显示，在2020年的全球干法刻蚀设备市场（目前应用主要以干法刻蚀为主，占比90%以上），泛林集团（46.71%）、东京电子（26.57%）和应用材料（16.96%）合计占据90%以上的全球刻蚀设备市场份额，日立高新和细美事紧随其后分别占3.45%和2.53%。国内刻蚀设备厂商当中，中微公司占比1.37%，北方华创占比0.89%，屹唐股份占比0.10%。有数据显示，2022年，泛林集团在刻蚀设备的市场的份额已经高达55%。

　　显然，目前泛林集团在刻蚀设备市场的份额大幅高于东京电子，特别是在NAND刻蚀设备领域居于近乎垄断的优势地位。虽然芯智讯并未观察到Semianalysis所说的材料变化对于NAND制造设备领域的重大影响，但是芯智讯注意到，东京电子在今年6月的的半导体国际会议报告中，展示一项新的蚀刻技术（疑似命名为MolyDep＋），可以在400层以上的3D NAND堆叠结构形成存储通道孔洞（memory channel holes）。

　　据介绍，原本无法在极低温环境下实际运作的绝缘膜蚀刻，现在东京电子开发出新的制程技术，并制作出相应的设备，首次将电介质蚀刻应用带入低温范围，从而打造了一个具有极高蚀刻率的系统。可在短短的33分钟内形成高纵横比的10微米的蚀刻深度，缩减了耗时，而且蚀刻结构的几何形状相当明显，也有助于制造更高容量的3D NAND闪存芯片。且比以前减少84%的全球暖化潜能值（Global warming potential），也就是说整体所需的能耗得到了大幅降低。

　　东京电子还提供了蚀刻后的相关图像，展示了开发的成果。其中包括显示了蚀刻后通孔图案的横截面SEM图像，以及孔底的FIB切割图像，另外还有东京电子的3D NAND闪存芯片的一个案例。

　　或许东京电子最新的这项在蚀刻技术上的突破，将有助于其提升在刻蚀设备市场的竞争力，从而抢下更多属于泛林集团的市场份额。