基于加法树压缩和乘数编码优化的乘法器设计-AET-电子技术应用

基于加法树压缩和乘数编码优化的乘法器设计

电子技术应用

王守华1，2，3，4，王明旭1，2，孙希延1，2，3，4

1.桂林电子科技大学广西精密导航技术与应用重点实验室； 2.桂林电子科技大学信息与通信学院，广西桂林541004； 3.卫星导航定位与位置服务国家地方联合工程研究中心； 4.南宁桂电电子科技研究院有限公司

摘要： 定点乘法器是现代信号处理常用的运算单元之一，其整体性能直接决定了系统的竞争力。为了乘法器的计算效率，设计了一种新型高能效有符号数乘法器，使用基4-Booth编码，减少了一半的部分积；另外使用直接求相反数的方法代替传统的取反加一求相反数的方法，使得部分积阵列比特数减少且形状规整，易于压缩。提出的3-2压缩器和半加器相混合的新型树型压缩结构硬件资源开销优化明显，对比现有的乘法器异或门数量下降了14%，二选一选择器数量下降了31%，总面积减少了50%，计算效率大大提高。

关键词： 乘法器基4-Booth编码 3-2压缩器高能效

中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.244971
中文引用格式： 王守华，王明旭，孙希延. 基于加法树压缩和乘数编码优化的乘法器设计[J]. 电子技术应用，2024，50(9)：73-76.
英文引用格式： Wang Shouhua，Wang Mingxu，Sun Xiyan. A multiplier design based on additive tree compression and multiplier encoding optimization[J]. Application of Electronic Technique，2024，50(9)：73-76.

A multiplier design based on additive tree compression and multiplier encoding optimization

Wang Shouhua1，2，3，4，Wang Mingxu1，2，Sun Xiyan1，2，3，4

1.Guangxi Key Laboratory of Precision Navigation Technology and Application，Guilin University of Electronic Technology；2.Information and Communicaiton School， Guilin University of Electronic Technology；3.National & Local Joint Engineering Research Center of Satellite Navigation Positioning and Location Service；4.GUET-Nanning E-Tech Research Institute Co.， Ltd.

Abstract： The fixed-point multiplier is one of the commonly used computing units in modern signal processing, and its overall performance directly determines the competitiveness of the system. In order to improve the computational efficiency of the multiplier, a new type of energy-efficient signed number multiplier is designed, which uses the radix-4 booth encoder to reduce the partial product by half, and uses the method of directly finding the opposite number instead of the traditional method of taking the inverse plus one to find the opposite number, so that the number of bits of the partial product array is reduced, the shape is regular, and it is easy to compress. The new tree compression structure with a mixture of 3-2 compressor and half adder proposed in this paper has obvious optimization of hardware resource overhead. Compared with the existing multiplier XOR(Exclusive-OR) gate, the number of XOR gates is reduced by 14%, the number of selectors is reduced by 31%, the total area is reduced by 50%, and the computational efficiency is greatly improved.

Key words : multiplier；radix-4 booth encoder；3-2 compressor；efficiency

引言

定点乘法器是现代信号处理常用的运算单元之一，其整体性能直接决定了系统的竞争力。通常乘法器包含三个基本运算：部分积的产生、部分积的压缩以及对压缩结果进行求和。在进行最终求和之前，可以采用不同的压缩方法将所有部分积压缩成两个部分积，最后采用超前进位加法器CLA求出最终结果。前人对乘法器做了很多优化，其中较为常见的是乘数编码[1]和Wallace树压缩[2]。

乘数编码的目的是减少部分积的个数并降低加法树的深度，减少硬件资源使用。加法树压缩的目的是加快加法树的化简过程，减少硬件资源使用，通过使用3-2压缩器、4-2压缩器或者7-3压缩器[3-6]等新型压缩器来降低乘法器的能耗。两种方法的目的都是为了优化乘法器的实现过程，缩短关键路径，降低资源消耗。但是单一地使用乘数编码和加法树压缩中的任意一种并不能让乘法器的硬件资源消耗和最大延时达到最优，因此本文提出了一种乘数编码和加法树压缩结合的方法来优化乘法器。

但是评判一个定点乘法器实现的优劣[7]，除了运算结果必须正确，还需要评估以下指标：(1)硬件资源消耗[8]，硬件资源越少，乘法器的成本越低；(2)最大延时,从乘法器的输入数据到输出数据中，最长的计算路径定义为关键路径[9]，其长度定义为最大延时；(3)关键路径的长度，决定了一次乘法操作的所需时间，关键路径越短，乘法器的工作速率越快，性能竞争力越强。

本文提出了一种新型3-2 压缩器和半加器相混合树型压缩结构乘法器设计，减少了部分积数目并降低了资源消耗，消除了传统方法中的“加一”补偿位，而且使得部分积阵列规整易于压缩，从而降低了乘法器关键路径延时和能耗[10]。

本文详细内容请下载：

http://www.chinaaet.com/resource/share/2000006145

作者信息：

王守华1，2，3，4，王明旭1，2，孙希延1，2，3，4

（1.桂林电子科技大学广西精密导航技术与应用重点实验室，广西桂林541004；

2.桂林电子科技大学信息与通信学院，广西桂林541004；

3.卫星导航定位与位置服务国家地方联合工程研究中心，广西桂林541004；

4.南宁桂电电子科技研究院有限公司，广西南宁530031）

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