摘  要: 在高速数字电路设计中,信号在印刷电路板(PCB)上的传输延时" title="传输延时">传输延时对于电路的时序影响已不容忽视。详细分析并推导了高速数字信号处理器(DSP)与同步动态随机存取存储器(SDRAM)之间各信号的传输延时约束关系;通过一个实例,给出了应用约束条件" title="约束条件">约束条件的具体方法。

　　关键词: 高速数字电路  时序分析  DSP

　　当今电子技术的发展日新月异,尤其是深亚微米工艺在IC设计中的应用,使得芯片的集成规模愈来愈大,速度愈来愈高,从而使得如何处理高速信号问题成为设计的关键因素之一。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡,印刷电路板(PCB)的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计，线迹互连和板层的影响可以不考虑;当频率超过50MHz时,互连关系和板层特性的影响不容忽视,必须对传输线效应加以考虑,在评定系统性能时也必须考虑印刷电路板板材的电参数。因此,高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性" title="信号完整性">信号完整性(SI)问题。本文主要对互连延迟所引起的时序问题进行探讨。

1 时序关系

　　对于异步时序电路,往往可以灵活设置建立、选通和保持时间" title="保持时间">保持时间以满足系统时序要求。而同步时序电路在设计上必须留有充足的建立和保持时间,才能保证系统正常工作。

　　在DSP的高速接口中,对时钟线" title="时钟线">时钟线、控制线和数据线布线时必须十分小心。由于系统工作频率越来越高(如6416为600MHz),信号上升/下降沿越来越陡,布线延时的相对信号的传输时间已不可忽略,它对信号的建立和保持时间起着至关重要的作用。因此,必须通过IBIS模型解决布线的拓扑结构问题。

　　布线延时是由所布线迹的阻抗和长度共同引起的,高阻抗线迹将减慢缓冲上升时间,信号的典型延迟时间为180ps/inch。其它因素如驱动特性和负载也将影响布线延时,单一SDRAM的典型负载为5pF。较小的负载将导致较快的上升/下降时间;相反,较大的负载将导致较慢的上升/下降时间。EMIF总线上的设备越多,负载越大。

　　图1说明了如何在考虑布线延时的基础上确定所需的建立和保持时间。

1.1 约束条件的确立

　　由图1可以导出如下约束条件不等式。

　　(1)控制线要求满足下列条件才能保证正确读写。

　　建立时间应满足:

　　其中,t_isu(SDRAM)为SDRAM控制线建立时间,t_osu(DSP)为DSP控制线建立时间,t_{Clock Route Delay}为时钟线布线延时,t_{Control Route Delay(Slowest)}为最慢的控制线延时。

　　保持时间应满足:

　　(2)数据线要求满足下列条件才能保证正确读写(分读、写两种情况)。读建立时间应满足:

　　式中,t_{Clock Period}为时钟周期,t_{Data Route Delay(Slowest)}为最慢的数据线延时,t_ACC为SDRAM存取时间。

读保持时间应满足:

　　式中,t_oh(SDRAM)为SDRAM数据线输出保持时间,t_{Data Route Delay(fastest)}为最快的数据线延时。

　　写建立时间应满足:

　　写保持时间应满足:

1.2 约束条件引申推导

　　由(6)式可得：

    由式(3)～(7)得:

　　由(5)式可得:

　　由式(4)～(9)得:

　　由式(8)和(10)得出:

　　可见,时钟线的传输延时必须在某一范围之内,才能满足DSP与SDRAM之间的时序参数要求,既不能太长也不能太短。较短的时钟线能增加控制信号线到SDRAM的保持时间,但却减少从SDRAM来的数据保持时间。在设计这种类型的接口时应该仔细考虑这一问题。一旦时钟信号线的布线确定下来,控制线和数据线的布线长度应该满足上述约束条件才行。

2 实例验证

　　下面以TMS320C6202 DSP和MT48LC2M32B2 SDRAM相连为例来说明如何应用上述时序约束关系。

2.1 主要参数与时钟线约束

　　TMS320C6202BDSP和MT48LC2M32B2 SDRAM主要参数如表1所示。

　　其它参数的值分别为:P=4ns t_ACC=5.5ns t_{Clock Period}=8ns

　　将上述参数代入不等式(11)可得:

    0≤t_{Clock Route Delay}≤0.75ns

2.2 验证时序关系

　　这里利用CADENCE公司的PSD14.2软件进行布局布线、信号完整性分析和时序分析。

　　在初步布好线后,首先进行信号完整性仿真,若信号完整性不满足,再重新布局布线;若信号完整性满足,便可以分析时钟、控制和数据信号线的传输延时了。首先检查时钟线是否满足约束条件,然后再看其它信号是否满足时序约束条件,如有个别信号线不满足,可手动调整,否则还要重新布局布线和仿真。

　　经PSD14.2软件仿真,得出了信号完整性仿真波形(图2～图4为几个典型的信号波形)和相关管脚对间的传输延时情况(表2)。

　　从表2可以得出:

　　将以上数据代入上述约束不等式,发现时钟信号、控制信号和数据信号的建立与保持时间都能够满足要求。

参考文献

1 任丽香,马淑芬，李方慧.TMS320C6000系列DSPs的原理与应用.北京:电子工业出版社,2000.7

2 TMS320C6000 Peripherals Reference Guide. Texas Instruments Inc.， 1999

3 How to Begin Development Today and Migrate Across the TMS320C6202 /02c/03b/03c/04 DSPs.Texas Instruments，2002

4 Stephen H.Hall，Garrett W.hall.JOHN.HIGH-SPEED DIGITAL SYSTEM DESIGN. WILEY&SONS，INC.，2000

5 HOWARD W.JOHNSON.HIGHSPEED DIGITAL DESIGN. Prentice Hall PTR，1993