以太网以其成本低、高可靠性、安装简便、维护容易和易扩展等优点成为非常流行的局域网技术。从1973年问世至今，以太网不断改进，速率等级从10Mbps、100Mbps提高到1000Mbps，应用范围从局域网扩展到城域网。由于汇聚的1000Mbps需要更高速率的以太网技术" title="以太网技术">以太网技术，于是10G以太网应运而生。10G以太网标准IEEE802.3ae在IEEE802.3的基础上，添加了广域网接口，不仅继承了以太网技术，而且提高了MAC(Media Access Control, 介质访问控制层)子层速率到10Gbps，使得局域网用户更有效地使用多媒体以及其它数据应用。这种技术能够应用到多种类型的网络，并能利用统一的以太网技术建立范围更广阔的网络^[4][9][12]。10G以太网有以下主要特点^[13]：
　　(1)网络连通性、可靠性和可扩展性高；
　　(2)只支持全双工模式，传送媒体只能是光纤；
　　(3)不使用载波侦听多路访问和冲突检测协议；
　　(4)使用64B/66B和8B/10B两种编码方式；
　　(5)具有支持局域网和广域网的接口，网络范围扩展到40km。
1 10G以太网协议层结构
　　10G以太网基于下面的技术：位于OSI模型中数据链路层的MAC层，以及介于MAC层和物理层的XGMII(10G Media Independent Interface，10G介质无关接口)。物理层又包括PCS(Physical Coding Sublayer，物理编码子层)、PMA(Physical Media Attachment，物理介质附属子层)、PMD(Physical Media Dependent，物理介质相关子层)。
　　图1是10G以太网的协议结构^[1～2]。其中LLC(Logical Link Control, 逻辑链路控制层)在网络层和介质访问控制之间提供连接。MAC层负责对网络的访问、MAC寻址、帧类型识别等与帧相关的操作。Reconciliation(适配层)是MAC层和物理层之间的通路。XGMII在MAC层和物理层之间提供了一个标准接口，使得MAC层能适应不同的物理层。PCS(Physical Coding Sublayer，物理编码子层)主要负责对来自MAC层数据的编码和解码。PMA(Physical Media Attachment，物理介质附属子层)负责把编码转换为适应物理层传输的比特流，同时完成数据解码的同步。PMD(Physical Media Dependent，物理介质相关子层)负责信号的传送包括信号的放大、调制和波的整形。不同的PMD设备支持不同的物理介质。MDI(Media Dependent Interface，介质相关接口)定义了对应于不同的物理介质和PMD设备所采用的连接器类型。10G以太网协议在XGMII接口下增加WIS子层(WAN Interface Sublayer，广域网接口子层)，可以让10G以太网帧能够在目前广域网中广泛使用的SONET/SDH体系中传输。

2 帧格式
　　10G以太网的MAC帧不必像千兆以太网那样拆分/封装帧结构，更适合高速交换。图2为10G以太网的MAC帧格式^[1]。为了在现有的广域网上传输10G以太网帧，MAC层还负责把10Gbps速率匹配成9.058464Gbps速率。

3 UTOPIA接口实现
3.1 UTOPIA接口
　　UTOPIA(Universal Test & Operations PHY Interface for ATM)接口是ATM论坛定义的一个重要的设备内部接口，是物理层与上层逻辑边界的具体物理实现。目前有四个等级的UTOPIA规范，本文采用的UTOPIA level4^[3]协议，它支持点对点的高速互联。其数据宽度可以是32比特、16比特或者8比特，基本的接口工作速度可达415MHz。除了数据信号，还有时钟信号和控制信号" title="控制信号">控制信号。控制信号控制数据或控制字是否在数据总线上传输。流控、寻址和其他控制功能均通过数据总线带内传输，减少了接口信号线的数量。由于对称性，UTOPIA level4协议非常适合链路层端对端通信。当数据包在物理层和链路层传输时，发送方向(Tx)指从链路层到物理层，反之为接收方向(Rx)。图3是UTOPIA接口示意图，显然它是物理层和链路层之间的数据传输通道，并可在芯片内部实现^[6]。

3.2 UTOPIA接口实现
　　UTOPIA接口的信号采用图2所示的MAC帧格式，帧长度从64字节到1518字节。图4是10G以太网的UTOPIA接口功能模块图，分为数据接收端口和发送端口^{[5][7][8][10]}。发送端口从链路层发送下行数据到物理层，接收端口从物理层发送数据到链路层。端口的地址总线宽度为8比特。接收端口有32比特的rx_data信号、rx_ctrl控制信号和rx_clk时钟信号，发送端口有32比特的tx_data信号、tx_ctrl控制信号和tx_clk时钟信号。
　　接收方向的模块主要完成以太帧的接收，并根据MAC控制帧进行流量控制。来自XGMII接口的数据首先送入“帧类型检查”模块，此模块分辨帧的类型，判断接收的数据是帧头还是帧尾，并把要送入FIFO的域值送入“接收数据选择”模块。为了在FIFO中实现数据首单元的对齐，采用了“数据调整器”。如果选择存储转发工作模式，调整整齐的数据将进入“数据缓存器”模块。此模块缓存收到的数据帧的目的地址、源地址、长度/类型以及标签控制信息，并直接删除错误帧。如果采用穿通工作模式，数据则直接进入FIFO接口模块。“接收状态机”控制且并行执行三个模块：“CRC校验”模块、“帧长检查”模块和“地址过滤”模块。“CRC校验”模块判断是否剥离或者保留CRC；“帧长检查”模块计算并比较收到帧的长度是否与长度域的值一致，如果不一致就提供报错信息；“地址过滤”模块过滤出单播和组播地址。图4中未标识出的“接收统计”模块统计接收方向系统收到的帧个数、正确帧个数、超长帧个数等统计信息。“UTOPIA接收”模块读出接收FIFO里的数据并在每个时钟的上升沿输出8个字节到UTOPIA接口。“接收控制”模块控制对发送FIFO的读写，防止其溢出和读空。
　　在发送方向，来自UTOPIA接口的数据进入“UTOPIA发送”模块，并写入“发送FIFO”里。“发送控制”模块控制对发送FIFO的读写，防止其溢出和读空。“发送状态机”模块从发送FIFO里读出数据，并控制“帧长计算”模块、“CRC编码器”模块、“PAD添加”模块、“前导产生”模块与“IFS计算”模块并行对数据进行操作。“帧长计算”模块计算来自发送FIFO里的数据的帧长，截断过长包；“CRC编码器”模块对数据进行CRC计算并在帧的CRC域添加CRC值；“PAD添加”模块填补过短包使之达到以太帧的长度；“前导产生”模块生成帧的前导域值；“IFS计算”模块则计算帧间隔。图4中未标识出的“发送统计”模块统计在发送方向系统发送帧的个数、发送帧的长度、类型等统计信息。从“发送状态机”出来的数据以XGMII的数据格式(8个字节的数据和8个比特的控制)发送到XGMII接口。
　　通过“微处理器”模块和“微处理器接口”模块可以对芯片内部的寄存器值进行配置或者读取寄存器值。
4 降低功耗的考虑
　　集成电路的功耗估算公式为：P=k f V²，其中P、 f和V 分别为芯片功耗、工作频率" title="工作频率">工作频率和工作电压。根据此公式可知工作频率的提高会导致芯片功耗的增加。为了减少芯片功耗，可以从降低芯片工作频率入手。但是较低的工作频率会使得芯片面积增大，而芯片面积的增大同样也会导致芯片功耗的增加。有两种实现方案：一是采用了并行设计方法降低芯片工作频率，这样提高了设计的复杂性并因此增加了芯片门个数从而增大了芯片面积。二是不采用并行设计方法，这样不增加芯片的门个数，但是芯片面积比较大，从而芯片功耗也比较大。另外，由于芯片面积还受制于其他因素如制造工艺等，而目前国内的制造工艺还实现不了太大的芯片面积。综合考虑功耗和工作频率及芯片面积之间的关系，权衡利弊，本文采用方案一来达到它们之间最好的平衡。
　　本设计采用64位比特并行处理使得内部工作频率降低为10Gbps的1/64。图4中所需的FIFO选用FPGA片内集成RAM构成，代替外置FIFO以提高芯片的集成度，减少了芯片间高速通信。