一种改进Turbo码译码器的FPGA设计与实现AET-电子技术应用-最丰富的电子设计资源平台

一种改进Turbo码译码器的FPGA设计与实现
所属分类：技术论文
上传者：aet
文档大小：220 K
标签： FPGA
所需积分：0分积分不够怎么办？
文档介绍：提出了一种基于MAX-Log-MAP算法的更有效减小译码延时的方法，通过并行计算前向状态度量和后向状态度量，将半次迭代译码延时缩短一半，而译码性能没有损失，同时也减小了硬件实现中的时序控制复杂度。仿真表明，该方法有效降低了译码的延时，并且性能没有损失，具有较高的实用价值。
现在下载
VIP会员，AET专家下载不扣分；重复下载不扣分，本人上传资源不扣分。

活动