基于FPGA的数字三相锁相环的优化设计AET-电子技术应用-最丰富的电子设计资源平台

基于FPGA的数字三相锁相环的优化设计
所属分类：技术论文
上传者：aet
文档大小：307 K

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文档介绍：数字三相锁相环中含有大量乘法运算和三角函数运算，占用大量的硬件逻辑资源。为此，提出一种数字三相锁相环的优化实现方案，利用乘法模块复用和CORDIC算法实现三角函数运算，并用Verilog HDL硬件描述语言对优化前后的算法进行了编码实现。仿真和实验结果表明，优化后的数字三相锁相环大大节省了FPGA的资源，并能快速、准确地锁定相位，具有良好的性能。
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