尽管晶体管的延迟时间会随着晶体管沟道长度尺寸的缩小而缩短，但与此同时互联电路部分的延迟则会提升。举例而言，90nm制程晶体管的延迟时间大约在 1.6ps左右，而此时互联电路中每1mm长度尺寸的互联线路，其延迟时间会增加500ps左右；根据ITRS技术发展路线图的预计，到22nm制程节点，晶体管的延迟时间会达到0.4ps水平，而互联线路的延迟则会增加到1万ps水平。

　　对晶体管而言，晶体管的尺寸越小则运行速度也越快，但与此同时，互联层线路的电阻则会随着线路截面积的缩小而增大。表面散射现象，晶界散射现象，和扩散势垒层（这里指防止互联层金属材料相互扩散而制成的扩散阻挡层）电阻值的不断增加，是导致互联层RC延迟增加的主要原因。虽然3D集成（3-D integration）技术的显见优点之一是可以减小互联线的长度，但是同时这种技术的应用能否对减小板级，或线路极互联线长度起到积极作用也是应该考虑的。

　　以TSV为核心的3D集成技术：

　　以TSV穿硅互联技术为核心的3D集成技术主要影响的是芯片之间的互联结构，因此这种技术主要减小的是芯片间互联需用的电路板面积。这种技术一般是采用将多块存储或逻辑功能芯片垂直堆叠在一起，并将堆叠结构中上一层芯中制出的TSV连接在下层芯片顶部的焊垫（Bond pad）上的方式来实现。不过此时堆叠结构中的每一层芯片都采用独自的设计，仍为传统的二维结构，因此每一层芯片内部的电路级互联仍为传统的二维设计。

　　单片型3D堆叠技术：(MonolithIC 3D)

　　相比之下，单片型3D技术中，芯片内部互联层的3D化则更加彻底，因此人们通常称这种技术为“真3D集成设计”。此时芯片堆叠结构中每一层芯片均作为整体中的一个功能单元来设计，这样堆叠结构中各层芯片（此时应当称之为功能单元可能较为合适些）内部都可以采用同样的互联结构（不论是垂直方向，还是水平方向的互联），因此这种设计可以让互联线的长度进一步降低。而且由于采用统一化设计，信号中继电路等所占用的面积也更小，因此芯片的总体占地面积可以更小。根据华盛顿大学Lili Zhou等人在ICCD2007会议上发表的论文，这种真3D集成设计可以令芯片的尺寸减半，互联线总长度则可减小2/3.

SOI晶圆厂商Soitec的SMARTCUT技术

　　单片型3D技术实现的关键在于如何将各层功能单元转换到单片3D堆叠结构之中去，其采用的方法非常类似于Soitec在制作SOI晶圆时所采用的SMARTCUT技术。由于单片3D堆叠芯片中的过孔只需要从各层功能单元的有源层（Active layer：简单说就是晶体管中覆盖在栅绝缘层之下的部分）部分穿过，因此其尺寸要比常规的TSV小得多，仅比2D芯片顶部互联层的尺寸大3倍左右。据研发这种技术的公司宣称，在许多应用中，这种技术可实现的芯片微缩程度可相当于进步了一个制程级别的水平，而且同时还不需要研发特别的制程技术或者购买昂贵的专用制造设备。

　　表面上看，单片型3D技术的特性是非常引人入胜的，但是由于目前这项技术还未能完全实现，因此现在要评估这项技术的未来发展状况难度极大。