1.1 基于DSP的视频图像处理系统^[1][2]
　　本系统从功能上可以分为四个部分：DSP数据处理与存储模块，数据采集模块，数字与模拟数据输出模块及时序控制模块。DSP数据处理与存储模块完成图像的非均匀校正、坏元替代、自动增益控制、图像冻结、极性变换、直方图统计以及电子变焦等数据处理；数据采集模块包括高速A/D转换电路、输入数字信号的同步FIFO缓冲电路等；输出模块包括缓冲输出视频数据的同步FIFO存储器电路、视频D/A转换器以及RS422电平格式的数据发送电路，该模块完成模拟视频信号的显示和向下一级处理系统送数字信号；时序控制模块的主要任务是在DSP的协调下控制所有模块的时序和工作状态，从而保证系统正常工作。
　　时序控制模块由FPGA芯片及外围电路构成，其顶层信号配置如图2所示^[3]。该FPGA为系统提供主要的时序控制，包括各器件所需的时钟、中断信号、同步信号等。

　　图1所示系统的工作过程为：来自FPA探测器的两路输入视频信号经视频A/D变换为数字信号后进入先进先出(FIFO)存储器，并经由DSP的DMA通道存入DSP片内RAM中，进行非均匀性校正、坏元替代等处理，并将处理后的图像数据通过DMA通道搬至数字视频输出FIFO后送至下一级图像处理系统。同时，处理后的数据经由另一个输出FIFO进入视频D/A转换器，在复合同步信号和复合消隐信号的控制下，转换为标准的PAL制模拟视频信号。
1.2 红外焦平面阵列的工作原理
　　红外焦平面阵列的工作原理是^[4]：焦平面上的红外探测器在接收到入射的红外辐射后，在红外辐射的入射位置上产生一个与入射红外辐射性能有关的局部电荷，通过扫描焦平面阵列的不同部位或按顺序将电荷传送到读出器件中来读出这些电荷。当探测器将入射光子转换成电荷后，所产生的信号必须被注入读出电路，以便进行多路传输，读出电路的输出信号再进入放大电路进行放大，然后进入后续电路进行处理。
　　为使IRFPA正常工作，IRFPA的读出电路一般需要外部提供5个信号：相位时钟PH1与PH2、周期及积分时间均可变的积分时间时钟INT、IRFPA，工作模式设置控制字COMI与模式设置使能控制字COML。这5个信号由外部输入IRFPA。其中INT用来控制红外探测器产生的光电流在积分电容上的累积时间。PH1、PH2作为读出电路中移位寄存器行和列扫描的时钟和复位时钟。此外，通过控制积分时间时钟的周期可以改变IRFPA输出图像的帧频。
　　由以上的叙述可以看出，系统前端IRFPA输出的图像信号不包含标准视频信号的同步信号、消隐信号等。所以无法从中分离出这些信息，需要系统自己生成符合PAL制标准的同步信号等，然后合成标准PAL制视频信号。下面介绍模拟视频信号的原理及实现方法。
2 模拟视频信号的生成
　　本系统采用Bt121作为视频编码器芯片^[5]，由其合成PAL制标准视频信号。图3是生成全电视信号所需各种信号的FPGA模块框图。该模块有4个输入信号：CLK，REN4，CLK8M，RESET。其中：CLK是主时钟信号；REN4是DSP送给FPGA的控制信号，REN4为低时开始产生模拟视频信号输出；CLK8M是8MHz的时钟信号；RESET是复位信号。输出5个信号：SCLOCK、BLANK、SYNC、RCLK4和PRS4。其中SCLOCK是视频编码芯片BT121的时钟信号；BLACK和SYNC分别是送给BT121的消隐信号和同步信号；RCLK4是模拟口FIFO的读时钟信号；PRS4是模拟口FIFO的清空信号。

2.1 SYNC和BLANK信号设计^[6]
　　要产生符合PAL制标准的电视信号，需要产生满足如图4所示的复合同步信号和场消隐信号。图中阴影部分就是产生的有效图像区域：320(列)×256(行)，视场的其他部分不送图像信号。产生SYNC和BLANK信号时设计了四个模块：pix、vcnt、sync_gene和blank_gene模块。

2.1.1 pix模块
　　pix模块主要用来产生半行计数器B、整行计数器Q和半行标志Term，以便为其他三个模块所用。标准的PAL制电视信号，一行64μs，由于像素时钟8MHz，即125ns，64μs/125ns＝512个像素，这样半行计数器B，记8MHz时钟的个数，当B＝255时，B值复位为0，而D则是计数半行个数的计数器，因为一帧图像分成奇偶两场，每场312.5行，总共625行，这样D的值就从0～1249。同样Q用来计数整行，Q＝511时，Q的值复位为0。当计数器每次计数到255时，也就是B值变化时，Term变为1，其他情况下Term为0。
2.1.2 vcnt模块
　　vcnt模块主要产生F和H标志，用F和H两个标志标示SYNC信号的产生。在该模块中，用一个计数器赋D的值，当D值不同时，产生不同的F和H值。当D为619或1 244或629或4时，F和H都为1；当D为624或1 249时，F和H分别为0和1；当D为634或9时，F和H分别为1和0。
2.1.3 sync_gene模块
　　通过前面产生的F和H值的不同组合加上B和Q的不同值，就可以确定SYNC信号发生跳变的时刻。只要记录下这些时刻，就可以生成符合要求的SYNC同步信号了。F和H以及B和Q的组合所代表的时刻如表1所示。

2.1.4 blank_gene模块设计
　　消隐信号的产生，主要是齿脉冲信号的产生，同样可以通过齿脉冲的不同，区分奇偶场信号。通过D和B的值就可以知道何时在场消隐期间，何时不在场消隐期间，场消隐信号的产生逻辑如表2所示。

2.2 RCLK4信号的设计
    RCLK4信号是模拟口FIFO的读时钟，当有读时钟时就有数据被送到BT121。因此在一场期间，只在图中阴影部分才产生RCLK4。
　　通过两个标志信号flag_256和flag_320v控制RCLK4的产生。flag_320v信号用来记每一行像素点的位置，由于一行64μs，相当于512个像素，除去行逆程12?μs，96个像素，正常能显示的像素个数是512－96＝416，因此让图像显示在屏幕的中央部分：416/2＝208，208－160（半行像素的个数）＋96(逆程)－12(前肩宽度)＝132，因此选图像开始的第一个像素的位置为132，而最后一个像素的位置也就确定了：132＋319＝451，于是在计数器值大于132并且小于451时，令信号flag_320v=1，否则为0。
　　在确定了每一行的位置后，还要确定从哪一行开始显示图像。由于一帧图像分成奇偶两场，所以每场都显示256行，而PAL制中每场312.5行，312.5－256－25（场消隐期）＝31.5，所以让图像上面空出16.5行，下面空出15行，中间区域显示图像。考虑到奇偶场问题，用D来计数，当77　　最后得到flag_256和flag_320v两个信号后，在两个信号都为1时，让RCLK4输出8MHz时钟，相当于在这些时刻显示FIFO中的数据，而其他情况输出0，不显示数据。
　　SCLOCK信号是Bt121的工作时钟，其设计较简单，这里不再详述。
　　上述的同步信号、消隐信号、时钟信号以及从输出FIFO读出的数据信号经Bt121芯片合成后，成为符合PAL制标准的全电视信号，可以直接在监视器上显示输出。
　　本文实现了一种红外图像预处理系统的模拟视频信号输出。实际实现中还解决了系统输入输出冲突、输入输出FIFO的误读、FPGA信号的驱动等具体问题。经过对所设计的FPGA时序在红外预处理系统中的实际测试表明，其实现了预期功能，使红外图像预处理系统的模拟视频输出达到了实时、稳定的要求。

参考文献
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