在现代电子战环境中，信号一般都具有密集化、复杂化的特点，而且占用的频谱越来越宽，从而对宽带数字信道化接收机准确接收信号提出了更高的要求。一般的数字接收机在监视整个频段时，由于相邻信道间往往会存在盲区，有可能丢失信号，而改进后的无盲区多相滤波器的信道数与抽取倍数不再相等，信道数和抽取因子之间往往存在倍数关系。FPGA以其自身的结构和高速的数据处理能力及大量的乘加器、存储器及逻辑单元，成为一种重要的信号处理工具，在高速数字滤波器的设计方面更有其明显的优势。

1 数字信道化原理

x[n]是经过A/D转换后的输入信号，在这个数字接收机中每个带通滤波器都源于一个原型低通滤波器h0[n]。如果h0[n]是一个长度为N的实系数因果低通滤波器h0[n]={h[0]，h[1]，…，h[N-1]}。这个低通滤波器能变换成一系列带通滤波器，第k个信道的中心频率为：

对一般的数字接收机，原型低通滤波器的长度N大于信道数K，如果N=KP，则：

数字信道化处理后，频率将为原来的1/M，故可以进行M倍的抽取。

数字信道化即由一个低通和若干带通滤波器组成的滤波器组，是信道化的根本，但如果A/D的采样信号直接送入各滤波器做数字滤波，则运算量很大，硬件上难以实现，故采用多相滤波的方法。先做抽取使信号速率降低，再进入多相滤波器组，具体流程如图1所示。

多项滤波器的结构一般情况下为K=FM，K为总信道数；M为每路数据的抽取倍数。让h0[n]为原型低通滤波器，该滤波器能分解成K相分量。

则F=2时的硬件实现框图如图2所示。

2 系统的Matlab仿真

首先要设计原型低通滤波器，Matlab是工程应用、信号处理、数学计算领域里非常实用的工具。根据相应的需要设计满足一定指标的滤波器。Matlab中的firpmord是采用最佳逼近最大最小准则的算法，该函数可以求出原型低通滤波器的阶数，指令firpm可以求出原型低通滤波器的系数。若采样率fs为200MHz，将0～fs划分为16个均匀信道，则低通滤波器的通带截止频率为6．25MHz，阻带截止频率为12．5MHz。相应的滤波器设计指标设计为通带增益为1，阻带增益为0，通带纹波为0．01 dB，阻带衰减为60 dB，采样率为200 MHz。

根据这些参数得到96阶的FIR滤波器，FIR滤波器特性如图3所示。

由于在FPGA中的编程需要量化后的滤波器，因此得到该FIR滤波器10位量化后的特性如图4所示。

对原型低通滤波器做16倍的抽取，2倍内插得到滤波器的多相分量。在Matlab环境仿真基于多相滤波器的数字信道化过程，结果如图5所示。

由图5可知，25．1 MHz的信号处于第2个信道，而仿真结果也说明在第2个信道的输出幅度最大，是其他信道输出的60 dB以上。

3 信道化接收机硬件平台

3.1 硬件系统

由矢量信号源(JUNG JIN SG-1710)产生0～200 MHz的信号，经过变压器后进入A/D，输出LVDS数据和同步时钟给FPGA。通过压控振荡器，产生200MHz的差分时钟驱动A/D。A/D转换器选取LTC2242-10，它是Linear公司推出的10位250 MSPS，高IF采样模/数转换器，该器件提供1.2GHz模拟输入带宽，需要2.5V的工作电源。FPGA采用的是Altera公司的StratixⅡ系列的EP2S60F484，等级为C5。压控振荡器采用A/D公司的AD9516-3，AD9516-3提供多路输出时钟分配功能，具有亚皮秒级抖动性能，还配有片内集成锁相环(PLL)和电压控制振荡器(VCO)。AD-9516-3提供4路LVDS输出的工作频率达800 MHz，在该系统中LVDS输出200 MHz的时钟驱动A/D。系统硬件框图如图6所示。

3.2 硬件系统实现

根据多项滤波器组理论和Matlab程序仿真的结果，在FPGA内部实现宽带信号的信道化。中频化的信号通过变压器经AD采集后输出差分数据。由图2数字信道化接收机实现框图可知，在0～200 MHz的范围内均匀信道化成16个信道，因此需要对数据进行16/2即8倍的抽取，又由于100～200 MHz是0～100 MHz的镜像，所以8信道是0信道的一个延迟，9信道是1信道的一个延迟，以此类推，15信道是7信道的一个延迟。所以经过抽取的数据将出现50%的覆盖，在FPGA内部的实现方法如图7所示。

图7中每个单元为10位的D触发器，第一级采用一个时钟clk8x，第二和第三级采用时钟clk1x，即为第一级时钟的8分频，时钟的分频和相位设置可以通过FPGA内部的PLL设置。

根据图2，抽取到的数据需要滤波，根据多项滤波理论，抽取后的每个信道需要和原型低通滤波器的系数做卷积。由图4可知该FIR滤波器的特性，根据Matlab计算得到该滤波器的96阶系数，经过8倍抽取和2倍内插补0，生成16×12的矩阵。得到的矩阵的每一行作为相应信道的卷积系数，卷积的实现过程如图8所示。

图8中第一级的模块为10位的D触发器，第二级为乘法器，第三级为加法器，每一级的时钟采用相同的时钟。

由于多项滤波结构的特性，每个信道卷积后需要做并行的FFT计算，所以不能使用QuartusⅡ自带的IP核FFT模块，因为其自带FFT模块是串行计算的，而且最小支持64点的计算。

FFT的程序编写由复数乘法器和D触发器组成，这里用到16点的FFT有4级，每一级都要舍位保留一位符号位，因为无限制的保留数据位会造成FPGA的资源不够，所以不仅需要通过计算调整舍位，还要确保精度。

图9和图10显示了A/D采集到的数据和信道化后的数据。

图9为矢量信号源发生器产生的在第0个信道上的正弦信号，显示的是经过A/D采集后FPGA读取到的数字信号用SignalTapⅡ显示。

4 结论

文中给出宽带信道化接收机在Matlab环境下的算法和精度仿真，验证了算法的可行性。并根据软件无线电思想搭建信道化接收机硬件平台，实现了宽带信号的信道化，实现了对0～100 MHz频率范围的中频信号8信道的数字信道化。根据仿真结果和实际硬件测量得到的结果，表明该信道化接收机具有良好的检测能力，也证明宽带信道化接收机的在非协作通信中的检测能力和应用意义。