Mentor Graphics公司(Mentor Graphics Corporation)近日宣布，作为微电子应用领域半导体一体化解决方案的全球主导厂商的意法半导体公司(STMicroelectronics)，决定采用Mentor Graphics“设计至晶片”(design-to-silicon)平台，作为针对其32nm工艺节点的先进IC产品的物理实现和验证。32nm设计流程包括Olympus-SoC多边角多模式布局绕线系统、能够针对制造多样性提供全面DFM解决方案的标准Calibre验证平台、以及用于元件库特性分析的Eldo SPICE仿真器等。

  “意法半导体选择Mentor Graphics design-to-silicon平台，是因为其具有专门针对32nm设计所遇到的挑战的先进性能，这对我们的业务将产生直接的影响。这些挑战包括新设计面临的高度复杂性、需要通过并行时序和功耗收敛来缩短流片时间、以及让设计能够灵活适应各种变异的工艺等，”意法半导体技术研发部副总裁兼中央CAD及设计解决方案部门总经理Philippe Magarshack表示，“根据我们从65/55nm和45nm的片上系统(SoC)复杂的调试过程中获得的经验，Olympus的超大容量能够让我们以平坦化方式处理大型设计，可以并行解决多种模式和边界情况。在32nm水平的设计流程上，Olympus与Calibre验证标准的紧密结合让我们能够迅速解决大型设计的‘DFM综合性环路’(DFM-integrity loop)问题。”

  “我们很高兴地看到与意法半导体公司的长期合作能够取得今天的成果，即意法半导体决定在32nm设计流程中采用Mentor Graphics的实现与验证工具。” Mentor Graphics副总裁兼Design-to-Silicon部门总经理Joseph Sawicki表示，“我们两家公司通力协作，明确快速设计并验证高性能低功耗的32nm集成电路的种种要求和解决方案，促使32nm集成电路迅速、顺利地实现批量生产。我们的实现和验证解决方案在市场上广受青睐，这是一个很好的现象，说明我们把握住了客户最迫切的需求。”

Mentor Graphics 32nm设计流程

   Olympus-SoC实现平台为解决32nm设计流程面临的重大挑战而重构。平台提供本地并行多边角多模式最优化处理、DFM感知绕线、可用于所有低功耗设计方法学的自动化技术、100M+门设计容量以及全面多线程等技术，同时，业内唯一的平行时序分析引擎可充分发挥计算平台的多核、多处理器功能。

   拥有Calibre nmDRC和Calibre LVS工具的Calibre纳米平台已经成为验证先进集成电路的黄金标准。Mentor Graphics的全方位DFM解决方案与Calibre平台紧密结合，通过更好地控制元件库和全芯片版图的工艺多样性，对针对32nm设计流程的最高级别性能设计提供支持。Calibre DFM解决方案包括Calibre LFD产品，为光刻工艺和蚀刻特性分析提供精确模型；同时，Calibre LFD产品是IP和全芯片应用光刻热点和多样性分析的标准验收流程。其与Calibre nmDRC、Calibre LVS(Layout vs. Schematic，布局与原理图比对)以及Calibre xRC产品的充分结合，让关键器件和互联特性能够在精确建模、已建几何轮廓的基础上萃取。其产生的物理数据可以被插入明导国际Eldo高性能SPICE仿真器。该款仿真器是首个适用于意法半导体32nm元件库特性分析流程的工具，能够对物理块的实际运行情况进行精确的时序模拟。

   Calibre DFM解决方案还包括用于CAA分析与修复的Calibre YieldAnalyzer和Calibre YieldEnhancer产品。YieldEnhancer工具包括SmartFill智能充填功能，可通过金属密度和密度梯度进行金属填充。透过Calibre CMPAnalyzer工具可以根据制造厂指定的厚度模型进行CMP平面分析和填充强化。这些产品综合起来，通过完善并强化物理设计流程的协作参与能力、降低研发周期后期出现问题或意外的可能性，解决32nm设计流程制作多样性问题。