现代航空电子综合化系统通常建立在MIL-STD-1553B多路传输数据 总线基础之上，总线控制器（BC）和各个远程终端（RT）必须满足 MIL-STD-1553B规定的各项协议指标要求，才能正确地联网通讯。MIL－STD－1553B是一种时分制，命令/响应，集中控制式多路传输的半双工串行数据总线，其传输速度为1Mb/s，字长为20b，数据有效长度为16b，信息量最大的长度为32个字。其信息格式有总线控制器BC（Bus Controller）到远程终端RT（Remote Terminal），RT到RC，RT到RT，广播式和系统控制式。MIL－STD－1553B总线协议已经发展成为国际公认的数据总线标准，广泛地应用于航空电子综合系统中，目前国内外开发的各种1553B总线采集卡，大多采用的是美国DDC公司生产的BU－6150接口芯片，但是该芯片价格比较昂贵，开发成本较高，另许多商家望而兴叹。

　　本文介绍的基于DSP的1553B总线通讯模块的设计，采用TI公司TMS320F206DSP芯片进行数字信号处理，用FPGA进行现场反复编程，降低了设计成本，满足了1553B通讯模块的开发需求

　　1 1553B总线

　　该1553B总线通讯模块的DSP采用TI公司的TMS320F206，用来实现1553B总线协议的主体部分，实现字和消息的处理等功能TMS320F206是TI公司近年来推出的一种性价比较高的定点DSP芯片，采用静态CMOS集成电路工艺制造而成，DSP芯片先进的哈佛结构允许程序存储器和数据存储器独立编址、独立访问，两条总线可允许数据与指令的读取同时进行，从而使数据的吞吐率提高了一倍；专用的指令集提供了功能强大的信号处理操作。

　　1553B总线是一种时分制指令／响应式多路传输数据总线，具有很高的可靠性和良好的实时性。1553B总线由4种基本硬件组成：传输介质、总线控制器（BC）、远程终端（RT）、总线监视器（MT）。

　　1553B总线采用异步、半双工方式传输，传输速率1 MB／s。1553B总线传输协议规定的传输过程为：BC向某一终端发送一个接收／发送指令，RT在规定的响应时间内发回一个状态字并执行消息的接收／发送。1553B采用双冗余总线，有2个传输通道，保证了良好的容错性和故障隔离。如果当前总线的数据传输出现错误或故障，数据可以自动从冗余总线上传输。1553B总线的传输介质为屏蔽双绞线。其总线结构简图如图l所示。

　　2 系统设计方案

　　该系统以F2812为控制核心，与外围辅助电路构成微计算机系统；由BU-64843协议芯片完成1553B总线的功能。BU-64843提供了丰富的资源。为软件的设计提供了极大的灵活性和可靠性；控制和译码信号利用FPGA实现，FPGA器件电路连接简单，使用方便，使用功能强大的VerilogHDL语言编程，可提高系统的维护性和扩展性。

　　F2812负责消息的读取、处理、写入和BU-64843协议芯片的初始化。接口卡在BC模式下实现1553B总线消息的接收，BU-64843协议芯片每接收完一个消息，就向F2812发送一次中断申请，由F2812响应中断并从相应的RAM区读取接收到的消息进行相应处理，F2812同时完成与上位机的通讯，并把接收到的数据发送出去。与上位机的通讯是利用F2812的串行通信接口（SCI），本系统采用MAX485实现的。

　　3 接口电路的硬件设计

　　系统的硬件电路主要包括：DSP模块、1553B总线接口模块、逻辑综合模块。系统的结构框图如图2所示。

　　3.1 DSP模块

　　DSP芯片功能强、体积小、使用方便灵活，被众多领域广泛应用。F2812是TI公司推出的采用高性能静态CMOS技术的32位定点数字信号处理器，器件上集成了多种先进的外设，为现代控制领域应用提供了良好的控制核心。其特点：1）采用高性能静态CMOS技术，其供电电压为3.3 V，具有150 MIPS的运算能力，可单周期执行32位×32位的乘和累加操作（MAC）或双16位×16位MAC运算；2）片上存储器包括128 k×16 Flash存储器、18 k×16的片内RAM、4 k×16的Boot ROM大容量的片内RAM可满足大多数设计要求；3）具有外部中断扩展（PIE）模块，可支持多达45个外部中断，最多可达56个的可编程通用输入／输出（GPIO）引脚，带有丰富的接口模块包括2个串行通信接口（SCI）、串行外设接口（SPI）和多通道缓冲串口（MeBSP），为建立信号处理平台提供基础。

　　3.2 1553B接口电路

　　传统的1553B接口卡设计时采用BU-61580接口芯片，采用70引脚的双列直插式组件（DIP）封装，5 V供电，考虑到本系统的DSP芯片F2812的I／O是3.3 V电平，所以1553B总线接口电路采用DDC公司的首款全3.3 V的1553B接口芯片BU-64843，无需电平转换，简化了硬件电路设计，采用该芯片80-pin陶瓷扁平封装更加方便用户进行硬件电路设计。BU-434843内部还集成了双收发器逻辑、编解码器、协议逻辑、内存管理和中断控制逻辑，支持BC／RT／MT模式，还提供了一个4 kB的内部共享静态RAM和与处理器总线之间的缓冲接口。

　　BU-64843与微处理器或外部存储器接口非常灵活，可与8位、16位多种微处理器相连接，并且可以实现无缝连接或者只需很少的粘和逻辑电路。BU-64843有2种工作模式：透明模式（TRANSPARENT）和缓冲模式（BUFFERED）。当BU-64843准备好时，就输出READY信号。16位缓冲模式是最常用的接口形式。提供一个与16位或32位微处理器共享RAM的缓冲器接口，在这种接口中，BU-64843的内部地址／数据缓冲器使其与微处理器的地址，数据隔离。在该模式下将引脚16／8#置为高电平，TRANSPARENT／B-UFFERED#置为低电平，ZERO_WAIT#置为高电平。工作在缓冲方式下，占用16位数据总线和12位地址总线，其所有的控制信号由FPGA的译码电路产生，通过中断方式与F2812通信，因此BU-64843的中断引脚INT与F2812的外部中断XINTl连接；BU-64843总线接口有2个数据通道，通道A和通道B，这是为了保证通信的可靠性而采取的冗余设计，在实际的工程中也使用2个通道，通过软件选择任意通道进行数据传输。BU-64843通过2个耦合变压器PM-DB2755与外部的屏蔽双绞线连接：16 MHz有源晶振作为时钟输入。

　　3.3 逻辑综合电路

　　BU-64843和F2812之间的逻辑综合电路由FPGA完成。本系统的可编程逻辑器件采用Xilinx公司Spartan-3系列的FPGA芯片XC3S400，该芯片的I／O口供电电压为3.3 V、最大可用I／O数为264个。逻辑综合电路包括：地址译码电路、逻辑控制电路。选用FPGA作为逻辑综合电路的优点是：VerilogHDL程序的烧写通过JTAG接口完成，除了一条烧写线外不需要任何附加的硬件电路，其余的工作均由软件完成，便于以后的系统升级。VerilogHDL程序根据F2812的地址总线、数据总线和片选信号，经逻辑译码产生BU-64843的片选信号SELECT#，寄存器和缓冲区选择控制信号MEM／REG#。

　　逻辑控制电路功能是产生BU-64843所需要的控制信号以及给F2812提供中断信号、握手信号、插入等待信号。由F2812和BU-64843向XC3S-400提供地址线、数据线、中断申请线、中断响应线以及读、写信号线。

　　4 驱动软件的设计

　　驱动程序的编写采用C语言与汇编语言混合编程的实现方法，兼顾二者的优点，使程序既有C语言较好的可读性和可移植性，又有汇编语言较高的效率。驱动程序从本质上说，就是根据上位机的命令和要求，控制接口卡的工作，实现系统的启动、停止、自检以及自检结果的返回等，在系统启动后主要实现1553B总线数据的接收和发送。整个驱动程序的组成如图3所示。

　　4.1 初始化模块设计

　　在驱动程序编制中，初始化模块作为整个程序的入口，初始化模块完成整个接口卡的初始配制，该模块主要功能为：

　　1）完成对F2812初始化，设置其相关寄存器，主要是设置有关中断和串口的寄存器，包括中断标志寄存器（IFR）、中断使能寄存器（IER）、中断控制寄存器（ICR）、SCI控制寄存器l（SCICTL1）、波特率设置寄存器（SCIBAUD）等，以确定中断源和串口的波特率、停止位等。其具体操作为：①使IFR=Ox0000。IER=Ox0000，关闭所有的中断；②使IER=OxO101，开启中断SCITXRXINT和中断XINTl；③使ICR=0x001F，将中断模式设置为下降沿触发中断XINTl；④使SCICCR=0x0007；设置发送和接收中使用1 bit停止位，8 bit字符长度；⑤使SCICTL1=0x0003；使能发送器TX、接收器RX；⑥使SCIBAUD=Ox01E7，系统时钟SYSCLK的频率为150 MHz，低速外设时钟频率LSPCLOCK为37.5 MHz时，异步串行口数据传送波特率为9 600 b／s，BRR的数值可由公式得到。⑦SCICTL1=0x0023，使SCI退出复位。

　　2）完成对BU-64843协议芯片内部寄存器的初始化设置，使其能够正确实现BC模式的功能。BU-64843工作在BC模式下的有关寄存器的配置顺序如下：①将开始，复位寄存器配置为0x0001，即可对BU-64843进行软件复位；②如果用到BU-64843增强模式，将配置寄存器3配置为Ox8000；③将中断屏蔽寄存器设置为Ox0001，使消息完成中断使能；④将配置寄存器1设置为BC模式；⑤将配置寄存器2设置为0x0008，使中断方式为低电平中断；⑥将开始／复位寄存器配置为Ox0002，启动BC传输模式。

　　通过对以上寄存器的配置。即可完成BC模式的操作。其初始化流程图如图4所示。

　　4.2 自检模块

　　自检模块主要完成对BU-64843的4 kB RAM空间的检查，看是否出现错误。实现方法是向该内存空间写入连续的数据，然后读出来比较看是否相等，若不相等则表示有错，记录下所有的错误数并把这个错误数通过串行口发送给上位机。

　　4.3 中断模块

　　驱动程序的中断模块分为2部分：1）用于接收1553B总线到来的数据，响应1553B总线数据的中断。利用F2812的XINTl，XINTl采用脉冲下降沿触发中断方式；2）用于接收上位机向DSP发送的命令，接收上位机的命令是通过F2812的串行通信接口（SCI）来进行的，利用F2812的SCIT-XRXINT中断。在XINTl中断服务子程序中设置“读总线数据标志”，在异步串口中断服务子程序中设置“读串口数据命令标志”。

　　4.4 查询模块

　　在查询模块中，当“读总线数据标志位”有效时，F2812就从BU-64843的命令堆栈相应地址处开始依次读4个地址单元的内容。分别为数据块状态字、时间标志字、数据块指针和接收到的命令字，根据命令字和数据块指针到数据堆栈读取总线数据，然后将接收到的总线上的数据转发出去。

　　当“读串口数据命令标志位”有效时，RX接收上位机的命令，根据不同的命令实现相应的功能。为了能够保证与上位机实现可靠的握手，在查询程序中设置了一个数据缓冲区，看是否收到一帧完整的命令。若收到一帧完整的命令，则根据不同的命令设置系统的启动、停止、自检等相应标志，并将缓冲区中的数据依次向前移动一帧，数据指针也向前移动一帧。

　　5 结语

　　本文对1553B总线协议及其接口芯片BU-64843的功能、配置进行了详细说明，介绍了定点DSP TMS320F2812的基本性能与特点。在此基础上实现了基于F2812和BU-64843的1553B总线接口的硬件电路及软件的设计。BU-64843作为全3.3 V供电的1553B总线终端之一，方便与DSP芯片F2812连接。基于DSP的1553B总线接口设计方案有效解决了通讯实时性要求高的问题，对地面电子检测系统的应用具有参考价值。