摘  要： 设计了一种低功耗的多电源多地电压多米诺电路。该电路在多电源电压技术的基础上，通过提高地电压并采用共阱工艺降低功耗及优化面积。该设计采用Charter 0.35 ?滋m 2P4M N阱CMOS标准工艺完成。Spectre仿真结果表明，在相同的速度下，多电源多地电压多米诺电路比传统的多米诺电路的功耗减少了25%左右。
关键词： 低功耗；多电源多地电压；共阱工艺

    多米诺电路以其速度快的优良特性，被广泛应用于微处理器、存储器、缓存器和探测器中的高速运算电路及其关键路径中，是工作频率在2 GHz以上系统中的最主流动态逻辑电路[1-3]。但是，随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加。尤其在手机、掌上电脑（PDA）、笔记本电脑等大量便携式设备出现以后，人们对低功耗的要求更加迫切[4，5]。
    在现有诸多降低多米诺电路功耗的方法中，多电源电压技术是被业界广泛应用和认可的低功耗技术[6]。但是，多电源电压技术只考虑电源电压，而忽略了地电压，如果同时对地电压进行优化，多米诺电路的功耗可以进一步降低。另外，由于N阱工艺设计规则对N阱隔离的要求，不同的电源必须置于不同的N阱之中，由此造成版图面积急剧增大。因此，进一步优化多电源技术的功耗特性，同时解决该技术版图过大的问题，是电路设计者面临的关键问题。本文对多电源电压多米诺电路的地电压进行了有效的优化，并提出了共阱多地技术，节省了版图面积，从而使多米诺电路满足当今集成电路发展中在速度、功耗和面积方面的要求，具有更加广阔的应用前景。
1 共阱多地技术的提出
    传统的多电源电压多米诺电路如图1（a）所示，在电路中采用低电源电压VDDl来代替高电源电压VDDh，由CMOS电路的功耗模型（式(1)）可知，随着电源电压的降低，多米诺电路的功耗将明显减小。多米诺电路的版图设计如图1（b）所示，由于两个PMOS管分别与不同的电源电压相连接，所以两N阱隔离。但是从图中可以明显看出，应用此种方法，版图设计复杂且大大增加了面积。此外，从式（1）还可以看出，除了降低电源电压即在电路中应用低电源电压技术外，还可以通过降低逻辑摆幅Vswing的方法，抑制电路的功耗，即应用高地电压GNDh (GNDh>0 V)，使逻辑摆幅由原来的VDD－GND变为VDDl－GND，或是VDD－GNDh，或是VDDl－GNDh，如图2和表1所示。

管的源极连接在低电源电压VDDl电源线上，衬底连接在高电源电压VDDh上，NMOS的源极连接在高地电压GND上，衬底连接在标准地电压GND上。所以，不论是NMOS管还是PMOS管，均存在衬底反偏效应，如式（2）所示。

    本文分析了四种电路结构的多米诺门：第一种结构是最基本的，即未采用任何优化方法的多米诺结构；第二种是采用多电源电压技术但不采用共阱工艺的多米诺结构；第三种是采用多电源电压技术并采用共阱工艺的多米诺结构；第四种是采用共阱工艺的多电源和多地电压技术的多米诺结构。仿真结果如图4和图5所示，图中的功耗和面积数值分别以第一种结构的多米诺门的功耗和面积进行了归一化。
    图4显示出了不同多米诺门的功耗特性。由图4可以看出，多电源电压多米诺结构比传统多米诺结构的功耗减少了16%；采用共阱工艺的多电源电压多米诺结构比未采用共阱工艺的结构产生的功耗略小，这主要是MOS管反偏的结果；而多电源电压多地共阱结构则比传统结构的功耗减少了25%以上，比只采用了多电源电压结构的多米诺电路功耗减小了13％，这说明多电源电压多地共阱结构具有最优的功耗特性。

    四种结构的多米诺门的面积比较图如图5所示。从图中可以看出，对于 OR2门和AND2门，由于电路结构较简单，第二种结构采用多地电压技术而未采用共阱技术，大大增加了电路的版图面积，版图面积最大；对于OR4、OR8、MUX2和MUX4门，其下拉网络拓朴结构较复杂，受其影响，共阱技术作用减小，而且多电源和多地电压技术的应用，大大影响了电路速度。为了使这些门与其他门具有相同的延迟时间，下拉网络晶体管尺寸增大，增大的版图面积超过了共阱技术节约的面积，所以第四种结构版图面积最大。另外，无论哪种多米诺门，第三种结构的版图面积均小于第二种结构，这说明，在多电源电压多米诺门中，应用共阱技术能有效地节约版图面积。
    本文在多电源电压技术的基础上，提出了采用共阱工艺实现的多电源多地电压多米诺电路结构，分别采用Cadence的Spectre仿真工具和Chartered 0.35 ?滋m标准工艺库对电路性能进行了仿真和验证。结果表明，在500 MHz频率以及相同的速度下，多电源多地电压多米诺电路比传统的多米诺电路的功耗减少了25%左右。对于应用多电源电压的多米诺门，共阱技术适用于所有门；对于应用多电源和多地电压的多米诺门，共阱技术只适用于较少输入的简单门。
参考文献
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[5] 汪金辉，宫娜，耿淑琴，等.45 nm低功耗、高性能Zipper CMOS多米诺全加器设计[J].电子学报，2009，37(2)：267-271.
[6] HSU S，KRISHNAMURTHY R.Multiple supply-voltage zipper CMOS logic family with low active leakage power dissipation.United States Patent：No.6693461.2004-02-17.