摘 要： 简要介绍了云闪探测系统的工作原理。为满足对系统中各通道幅相不一致性测试的需求，设计了一款精度高、稳定性好的信号源。该信号源以Altera公司FPGA芯片EP1C3T100为控制核心，以ADI公司DDS芯片AD9954为信号合成器。详细给出了信号源的硬件实现和高速逻辑控制电路设计，测试结果表明,该信号源性能良好,具有很好的应用和推广价值。
关键词： 云闪探测； 校正信号源； FPGA； AD9954
云闪是发生在云内或云际间的闪电。云闪放电过程中辐射的甚高频(VHF)电磁脉冲使航天航空飞行器和通信电子设备等面临巨大威胁，因此对云闪监测和预警技术的研究得到越来越普遍的重视[1-2]。
云闪VHF辐射源定位技术可分为干涉法(ITF)或到达时间差法(TOA)。在基于干涉法的云闪探测系统中，需要使用信号源对各通道幅相不一致性进行校正。本文以DDS芯片AD9954作为信号合成器，采用FPGA芯片EP1C3T100对其进行逻辑控制，再通过对AD9954的输出信号进行调理，实现频率分辨率高、体积小、控制灵活的校正信号源，满足了云闪探测系统的机内自测试(BIT)需要。
1 云闪探测系统工作原理
如图1所示,探测系统中5阵元天线接收110 MHz~118 MHz频率范围内的云闪VHF辐射信号，经由限幅器、低噪声放大器(LNA)、带通滤波(BP)、可变增益放大器(VGA)和二级放大后，输入ADC进行带通采样，并在FPGA中作数字下变频(DDC)处理得到5路I/Q信号，最后在数字信号处理器(DSP)中完成对辐射源方位角和仰角的估计。
为避免因设备内部I/Q通道的幅相不一致影响探测精度，系统需定期检修。在测试模式下，将校正信号源产生的5路信号加载至各个接收通道，并在DSP中求得各I/Q通道的幅相不一致性误差,即可实现系统机内自检测，大大减少故障诊断所耗费的人力、物力[3]。
2 总体设计结构
校正信号源的总体结构如图2所示。系统由控制单元、信号产生单元、信号调理单元和供电单元组成。控制单元选用Cyclone系列FPGA芯片EP1C3T100作为控制器，通过在其内部搭建逻辑电路模块实现对系统工作时序的控制； PC通过JTAG接口对控制逻辑进行在线调试[4]，将调试完成的可执行文件通过AS配置方式下载至Flash串行存贮器EPCS1SI8N进行固化存储，消除了FPGA芯片SRAM结构需对可执行文件重复下载的弊端。信号产生单元选用ADI公司的DDS芯片AD9954作为信号合成器,该芯片频率控制字位宽为32 bit，频率转换精度高；内置14位DAC,最大内部工作时钟为400 MSPS，可产生上限值约160 MHz、频率分辨率为0.01 Hz并实现0.022°间隔相位调谐的高质量信号[5],达到输出110 MHz~118 MHz频段测试信号的设计指标，其幅度、相位、频率连续可调。
AD9954为差分电流型输出，因此需设计对应负载电路转换为电压型输出。在信号调理单元中，变压模块将差分电压信号合成为单端信号，经由滤波、功分器后加载至定位系统各个接收通道。供电单元为系统芯片提供工作电压。
3 系统硬件实现
3.1 电源和时钟设计
供电单元前端接入220 V工频电压,用220 V转12 V交流变压器得到12 V交流电压，然后通过桥式整流电路，得到8 V直流电压作为转压源，经芯片LT1764EQ降为5 V稳压源，DDS、FPGA、存储器等芯片所需的1.5 V、1.8 V和3.3 V工作电压再经由LT1763EST系列芯片对5 V分别转压获取；芯片工作电源电路通过放置去耦电容和旁路电容滤除杂波干扰。
信号源与整个云闪探测系统在测试模式下工作时序是一体的，为保证信号源与整个系统同步工作，系统接入有源晶振为FPGA和DDS芯片提供时钟信号；以MC100LVEL16芯片为核心的时钟电路将晶振输出的单端信号转为差分时钟信号作为AD9954输入时钟；DDS Core内部时钟乘法器对其进行倍频后使AD9954系统时钟达到400 MSPS，以满足高频信号合成需要。
3.2 信号负载电路设计
AD9954内嵌数/模转换器(DAC)输出两路差分电流信号，为实现I/U信号转换，其输出管脚必须通过一个串联电阻与AVDD连接；其输出电流乘以串接电阻的值不应该超过0.5 V。输出电流的大小根据等式IOUT=39.19/RSET求取，RSET为24引脚接入模拟地时的串联电阻值，阻值约为3.92 k?赘；另有4个分压电阻来抑制共模电压。
3.3 信号调理电路设计
调理电路主要分为变压、滤波、功分三部分，实现步骤如图3所示。要实现差分电压转单端电压，首先要考虑怎样对输出共模电压进行偏置，其次还要尽可能避免新增噪声干扰，因此选用Mini公司的一款变压器ADT1-1WT。该变压器为无源器件，引入噪声可忽略，且具有电流隔离能力，工作频段为1~400 MHz，插入损耗仅为1 dB；利用其匝数比为1:1、原副边互换性能不变的特点，将该变压器的副边接DDS输出，实现电压偏置的同时在原边输出合成的单端信号。
信号源输出固定频段的信号，应对合成的单端信号进行以输出频段为通频带的带通滤波；系统选用Mini公司的带通滤波器BPF-A113+作为滤波实现的核心器件，该滤波器通频带宽108 MHz~118 MHz，插入损耗约为2 dB,VSWR介于1.14~1.44之间，满足设计指标。
为保证5路测试信号具有较好的幅相一致性，采用功分器将单端信号分为5路， Mini公司型号为SCP-5-1的功分器可工作在2 MHz~200 MHz的宽频带，插入损耗低，通道之间隔离度好，适合在信号源系统中作为功分器件使用。
4 FPGA内部逻辑电路设计
FPGA作为信号源的控制核心,主要功能是上电后自动读取EPCS存储器中配置数据,以SPI串行通信方式实现对AD9954内部寄存器控制字的写入[5-6],使信号源为云闪探测系统提供测试信号。为保证控制字写入次序的准确性,基于Quartus II 9.0软件平台,采用Verilog HDL编译实现的FPGA逻辑电路设计的顶层结构如图4示。顶层模块主要由时钟分频、ROM地址位产生、控制字存储ROM和控制字发送这几个子模块组成。控制字写入的具体流程为：
(1)通过Quartus II 9.0软件将要写入的控制字存放于借助Matlab生成的*.mif文件内，然后编译固化在控制字存储模块ROM0内；
(2)根据控制字个数num修改ROM0地址位产生模块address计数位数n，满足等式2n≥num；
(3)系统初始化完成后，发送模块send从控制字存储模块ROM0读取一个8 bit控制字节开始对AD9954进行SPI写操作，每完成一个控制字的写入都会输出给address模块一个高电平，address模块产生地址位加1，开始进入下一个控制字的读写周期。
信号源选择输出114 MHz的正弦波进行结果验证，因此只需对AD9954控制功能寄存器CFR1、CFR2和频率控制字寄存器FTW0写入控制字即可。图5是FPGA控制AD9954产生114 MHz正弦波的时序仿真结果,其中clk是系统时钟，SCLK为AD9954串行通信时钟，outdata为依次写入的控制字节，SDIO为输出数据，sel为单个控制字写操作完成标志，ad9954_updata是给管脚IO_UPDATA的高电平[5-7]。
5 系统测试
使用示波器进行系统测试，图6所示为校正信号源1~4路信号在力科公司HDO4034型高精度四通道示波器上的显示结果；图7所示为校正信号源第5路信号在普源公司DS5102MA型示波器上的显示结果。信号源实际输出频率值与预设值误差很小，且波形平滑，稳定度高，效果理想。
校正信号源产生测试信号的质量，在一定程度上影响着云闪探测系统性能的好坏。本文采用FPGA控制DDS器件作为信号合成的主体部分，实现调制灵活的信号输出，通过调理电路进一步处理，信号源可为云闪探测系统进行机内自检测时提供符合指标要求的测试信号，以满足实际需要。在Quartus II 9.0软件中对顶层文件进行参数重置, 使AD9954工作在其他模式下，或通过增加外围调理电路输出其他类型信号，便可满足部分设备系统对几十kHz到上百MHz范围内不同特性BIT测试信号的要求，具有较强的普适性。
参考文献
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[3] 王伟,孙起,许军.鱼类自导系统BIT设计与分析[J].鱼雷技术,2010,18(1)：31-34.
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