2 硬件设计
　　控制部分的核心是单片机和CPLD器件，它们之间的接口方式一般有独立方式和总线方式两种。独立方式最大的优点是接口逻辑无须遵循单片机内固定的总线方式的读写时序。总线方式具有编程简单、速度快的优点。本设计采用8位总线方式，图2为硬件连接原理图。设计中选用的CPLD是Lattice公司的ispLSI1032E-125LJ，CPLD的时钟采用80MHz的有源晶振，产生的脉冲的最小脉宽为12.5ns，最大的脉冲宽度 为12.5×256=3187.5ns。在脉冲串输出模式下最多可以输出255个脉冲；在连续输出模式下，输出脉冲个数不受限制。这样的设计可以满足脉冲功率源的应用范围。
　　单路光纤发射电路原理图见图3。为了使光纤发射器件有足够的驱动电流，电路中用了3个与非门并联驱动。每一个CPLD的输出端口都由光纤发射电路分成12路同步光信号输出，因此，最后能得到的触发信号的路数可以是非常多的，足以满足现阶段开展的脉冲功率源的研究需要。

3 软件设计
　　信号发生器需要编写上位机(PC机)、单片机和CPLD的程序。在PC机上，用Microsoft Visual Studio 2005作为开发平台，以VB作为开发语言，采用System.IO.Ports.SerialPort作为串口通信的控件，编写了上位机的控制程序。SerialPort控件很好地封装了串口通信的操作，编写程序仅仅需要调用Write和ReadByte这两个函数^[2]。PC的功能模块包括设置和获取信号发生器输出脉冲的宽度、数量、频率、复位单片机等。 开发的脉冲信号发生器控制程序的用户界面如图4所示。
　　单片机89S52程序的各个函数模块之间的关系和程序流程如图5和图6所示。整个程序以串口中断处理函数作为程序的主流程。同时，由于把CPLD作为单片机的外部数据存储器，单片机对CPLD的控制程序就简化为对CPLD映射的几个端口的读写。

　　CPLD以Lattice公司的ispLevel3做为开发工具，用VHDL作为开发语言，包括端口映射模块和脉冲生成模块。端口映射模块模拟单片机的读写时序，将CPLD映射为单片机的0x80～0x82这几个地址。其VHDL语言关键代码如下：
process(ALE，RD)
begin
　　if((ALE and RD)=′1′)then
　　　　read<=′1′；
　　end if；
　　if((ALE and RD)=′0′)then
　　　　read<=′0′；
　　end if；
end process；
--从总线上读数据
process(read)
begin
　　if(read′EVENT and read =′0′) then
　　case ALE_Address is
　　　　when ″10000000″=>P0<=
　　　　　　　baseSettingPeriod；
　　　　when ″10000001″=>P0<=
　　　　　　　baseSettingWidth；
　　　　when ″10000010″=>P0<=
　　　　　　　baseSettingPulsenumber；
　　　　when others =>P0<=″ZZZZZZZZ″；
　　end case；
　　end if；
end process；
--写数据到总线上
process(WR)
begin
　　if (WR′event and WR=′0′)then
　　case ALE_Address is
　　　　when ″10000000″=>baseSettingPeriod<=P0；
　　　　when ″10000001″=>baseSettingWidth<=P0；
　　　　when ″10000010″=>baseSettingPulsenumber<=P0；
　　　　when others=>null；
　　end case；
　　end if；
end process；
　　端口映射部分的仿真结果如图7所示。

　　脉冲生成部分由两个主要process组成，一个process用来产生单个的脉冲，另一个则用来产生设定数量的脉冲。仿真的波形如图8所示。

4 实验结果
　　图9是在周期为125ns、脉宽为12.5ns时的实验波形。对波形的测量结果如表1。