当共模信号较难处理或对系统有负面影响的时候，需要进行信号调理。部分系统的设计会将模拟变换器输出的单端信号转为全差分信号，然后将这些信号传送到差分输入ADC。这种设计的优点是，大部分混入差分线路的噪声会同时出现在两条线路上 (假设差分线路都是按差分方式平衡布局)。

　　输入信号转为数字信号之后，便必须传送到DSP或ASIC/FPGA，以便进行处理。全差分输出信号电路通过两条对称的线路输出及吸收电流。低电压差分信号 (LVDS) 便是这种信号。ADC12QS065 芯片就采用了 LVDS 技术，可解决系统这方面的问题 (见图 1)。

　　图1  ADC12QS065芯片的简化框图

电路板布局的比较" border="0" height="172" hspace="0" src="http://files.chinaaet.com/images/20100811/3602e670-eebf-4977-80d9-f17486bd6a2b.jpg" width="300" />

　　图2 CMOS 与 LVDS 两种电路板布局的比较

　　ADC12QS065内含 4 个 12 位的ADC。芯片的每一个输入端都可接收全差分信号。此外，这款芯片同时提供的共模输出参考电压 VCOM12 及 VCOM34 也可用作输入共模电压。ADC12QS065也可选用全差分或单端的时钟源，只需为 CLK 及 CLKB 提供 LVDS 信号，便可使用 LVDS 时钟，但要在接近

输入引脚的位置加设终端电阻。若要利用单端 CMOS 时钟，便要将 CLKB 置于低电平，这样便无需加设终端电阻。

　　每一个ADC将输出信号串行输出。输入时钟的输入12倍频之后，作为 LVDS 时钟输出，作为数据采样时钟。输出端也会按照输入时钟速率产生 LVDS 帧信号，以便确认取样数目。

　　输出定时将 FPGA 的数据采样简化。当取样数据可送出时，首先输出帧信号，然后是每个通道的高有效位数据，并输出一个LVDS时钟跳变沿信号。LVDS时钟信号会相对数据输出偏移1/4周期，以便简化时钟管理。每一数据位在时钟输出转换时采样。采用 LVDS 传输技术还有另一优点，即这些信号可以通过符合 EIA/TIA 568 标准的双绞线传送。符合这个标准的双扭线有 100的特性阻抗。两根导线距离很近，电流方向相反，只会产生极少的辐射。对于信噪比要求极高的应用来说，这个优点极为重要。

　　这里利用图2所示的两款 4 通道、12 位ADC进一步解释这一点。左边的ADC设有传统的单端并行 CMOS 输出。若要将转换器的输出信号传送给DSP，便需要 49 条连线 (4 x 12 + 1)。若输出信号经过串行化处理之后，每一通道仅需要一对差分信号传输线。同时也需要输出时钟及帧信号。

　　由于 LVDS 芯片将电源提供的电流从一端送到另一端，因此 LVDS 芯片从电源吸收的电流是连续的，会降低电源的负载变化。这样做的好处是可以减少供电线路上因负载响应产生的噪声，减少去耦电容器的体积以及降低布局的要求。

　　串行 LVDS 芯片可以采用较小的封装，并更有效地传送高速信号。但对于许多应用来说，低功耗的特性极为重要。以拥有多条数据通道的系统为例，每一通道所节省的每一 mW 功率加起来便有很大的分别。因此 ADC12QS065除了设有几个无噪声驱动器之外，还设有三个独立的电源输入。每一个电源输入都可以连接在一起，成为一个单电源ADC。但这三个电源输入也可分开，各自独立操作，为每一电源输入单独设计无源滤波器，或干脆使用三个独立的电源。三个电源各自独立操作的另一优点是可以将驱动器的输出电压降低至 2.5V，这样有助于降低功耗。

　　ADC12QS065 也可将其内部电压参考电路关闭，以便由外部参考源驱动。只要将所有 VREFP 及 VREFN 各自连在一起，便可将多个ADC捆缚一起。这样做可以确保每一芯片的增益及电压偏移保持一致，令系统更容易校准。