苏黎世联邦理工学院(ETH Zurich)与义大利波隆纳大学(University of Bologna)的研究人员共同开发出一款开放源码的处理器PULPino，专为低功耗的穿戴式装置与物联网(IoT)应用最佳化。

　　开放源码和协同开发是当今软体世界的标准作法，例如Linux。尽管也有一些像OpenRISC与Opencores等硬体计划，开放源码的硬体在板级开发时更能取得较大动能。例如Arduino与Raspberry Pi的PCB设计可公开取得。然而，这些开发板上所采用的晶片仍然是专有的。

　　如今，这支由ETH Zurich教授Luca Benini带领的研究团队已将其微处理器系统的一项完整设计公开在公共领域了，这就是PULP计划(平行超低功耗)的衍生系统。

　　32位元的PULPino是专为以电池供电的超低功耗装置而设计，其算术指令也是开放源码的：研究人员们打造的这款处理器可相容于加州大学柏克莱分校(UC Berkeley)所开发的RISC-V开放源码指令集。

　　PULP采用4 核心的处理器设计

　　PULPino是更通用的PULP之简化版，内建单一处理元素以取代4处理元素丛集，而且也简化了指令与资料RAM，并于2015年时采用FPGA建置。根据官网的简报资料，PULPino核心称为RI5CY，是一种RISC-V的4阶循序管线建置。

　　研究人员开发的处理器核心可媲美ARM Cortex-M4核心，拥有趋近于1 的每周期数指令集，支援基础整数指令集(RV32I)、压缩指令集(RV32C)以及部份支援乘法指令集扩展(RV32M)。它为硬体回路建置了非标准扩展、后递增加载与储存指令集、ALU与MAC作业。为了执行FreeRTOS等嵌入式作业系统，并支援特权规格子集。当核心闲置时，该平台可切换至低功耗模式，在出现事件/中断时仅启动单一事件单元并唤醒核心作业。

　　PULP四核心IC采用Globalfoundries的28nm制程，已于2015年11月投片；首批ULPino核心设计则在2016年1月采用联电(UMC)的65nm CMOS制程投片。PULPino平台可用于RTL模拟，实现FPGA与SoC。拥有完整的除错支援，包括FreeRTOS；作业于400MHz时脉频率与1.2V的电压，晶片功耗约32.8mW。

　　PULPino (Imperio)晶片图

　　根据研究人员表示，使用PULPino的授权将会“十分宽松”，而且也与正开发中的另一开放源码处理器lowRISC一致。

　　“从最近许多开放源码硬体的例子来看，使用权经常受到独家销售权与非竞争条款的限制，”Benini说，“但我们开发的系统并未针对授权附加任何限制条件。”

　　研究人员预计，PULPino可以用来驱动智慧手表、监测生理功能的感测器或物联网传感器。 PULPino目前已经用于瑞士与欧洲研究机构的其他研究计划，以及英国剑桥大学(Cambridge University)。

　　Benini认为，欧洲的中小企业(SME)应该也会对PULPino感兴趣，因为他们经常无法负担开发ASIC的成本。透过开放来源的免授权费设计，可望大幅降低开发成本，从而使SME与ETH受惠。