1月12日，台积电对外公布财报，其2016年年营收创下历史新高，达到299.57亿美元。其中，先进工艺制程营收贡献显著。16/20纳米制程去年第四季度出货占比达到33%，28纳米制程第四季度出货占比达到24%。

先进制程显然对吸引高利润率业务极为关键，各家企业早在各个节点上展开时间竞赛。如今，先进制程的战役已在10纳米开锣，继台积电与联发科共同推出10纳米产品HelioX30后，三星也携手高通在1月初的CES展上推出了高通骁龙835。下一步的争夺战即将指向7纳米。

7纳米是关键性制程节点

“7纳米是很重要的节点，是生产工艺第一次转向EUV的转折点。三星和台积电都宣布了将采用EUV（极紫外光微影）技术在7纳米，而EUV是摩尔定律能够进一步延续到5纳米以下的关键。” Gartner（中国）研究总监盛陵海告诉《中国电子报》记者。

EUV光刻被认为肩负着缩小晶体管尺寸，延续摩尔定律的重任。与目前使用的193纳米波长沉浸式光刻技术相比，EUV可以连续单次曝光，可以大大减少制造过程中的多重曝光步骤、光罩数量以及时间和成本。而如果没有EUV，在7纳米阶段，仅光罩数量就有可能达到80层以上。因此早在2012年，英特尔、三星、台积电就曾联手为生产EUV设备的ASML募集了13.8亿欧元的研发经费。

而从记者多方采访的情况来看，工业界从业人士大多认同10纳米是短节点或是过渡性节点。除尺寸实现缩小外，在性能提升上并没有完全遵循摩尔定律，而7nm则将是长寿的重要节点。

盛陵海向记者指出，7nm与10nm相比，物理尺寸上缩小1.5～1.9倍，各家比例会有些细微差别，不过都可以在同样面积中增加更多的晶体管，速度也应该有提高。

尤其是在7nm的下一个节点——5nm上，有太多的物理极限需要突破。在5nm工艺研发成功前，很有可能7nm将成为AP的主流工艺，跟16/14nm搭配在一起，提供给不同的客户。

比利时微电子研究中心（IMEC）中国总经理丁辉文向《中国电子报》记者指出，7nm的重要性还体现在客户需求上。由于苹果、三星等智能手机更新换代节奏加快，这些大客户们更快地转向7nm，要求半导体制造企业也必须走向7nm。

台积电7nm抢跑

在先进制程方面，玩得起的显然只剩寥寥可数的那几个大玩家。台积电中国区负责人罗镇球向记者指出，在7nm节点上，台积电和英特尔、三星的竞争十分激烈，资金的投入都是以数十亿美元计。而根据Gartner公布的数据，设计一颗7nm的SoC芯片大概需要2.71亿美元，比一个28nm的平面器件成本高出9倍之多。

12日的法说会上，台积电共同执行长刘德音正面回应了关于近期业界对台积电7nm制程的传言。他指出，台积电先进制程的节点应该会比16nm约65%～70%的市占率高，在7nm上，台积电现已有20个客户正在洽谈设计，预计全年将有15至20个客户Tape-out（设计定案）。

按照此前的消息，台积电应是于今年第一季度开始7nm风险试产，提供试产初期的CyberShuttle（晶圆光罩共乘服务），并于今年第二季度接受客户的Tape-out。

若一切顺利按照计划进行，在7nm制程上台积电显然处于领跑位置。

从目前公开信息来看，按英特尔的“工艺-架构-优化”三步走计划，英特尔的10nm制程预计在今年下半年实现产能提升，而7nm的计划则要看2020年年中。有消息称三星在2016年已经引进EUV设备，寄希望于2017年量产7nm制程。

格罗方德公开的7nm投产时间也是2018年。格罗方德首席技术官Gary Patton告诉记者，格罗方德正在集中研发资源攻向7nm制程，而10nm技术则将在做一小部分产品后转换到7nm或者被直接跳过。

当然，也有从业者向记者指出，台积电和三星等存在“偷换概念”的情况，它们的7nm其实约相当于英特尔的10nm。因为英特尔10nm的基本电晶体Gate Pitch（栅极间距）和Fin Pitch（鳍片间距）与台积电、三星类似，只是有源区尺寸略大，但可用其他方式实现一致的性能。

EUV准备好了吗？

盛陵海向记者分析，台积电的策略是为了抢时间抓客户，尽快先发展“普通”的7nm技术，用这个7nm和新开发的12nm（16nm的新升级）作为高低搭配。而三星由于代工业务规模和人力所限，只能集中做10nm和EUV的7nm，而EUV的难度高，所以略慢于台积电。

“在7nmEUV的使用上，三星可能为了与台积电进行差异化竞争，更加积极地采用EUV。”半导体行业专家莫大康告诉《中国电子报》记者。

目前，EUV已有相当的进步，但还处于试验阶段。业界普遍的认知是要到2018年才能投入使用，因为EUV尚有包括光刻胶、掩膜、reTIclr等在内的许多问题没有彻底解决。尤其是EUV目前的光刻速度还太慢，必须要多台作业，而一台EUV的成本是193的两倍。

丁辉文向记者指出，设计公司应该已经等不及EUV技术成熟了。“在这个阶段就已经要拿出7nm的Design rule和SPICE模型了，设计公司需要这些设计7nm的芯片。”丁辉文说。他表示，就目前的研发看，即使EUV出来，也不太可能代替所有193的步骤，那样成本不占优。

记者从半导体从业者处了解到，目前的EUV基本上是配合多重曝光在7nm的Poly层用到，而到5nm的时候应该才会大量采用，因为进入到5nm节点时，成熟的EUV的成本效应应该更加显著。

三星2016年就已花费1.78亿美元从ASML采购EUV设备，台积电则预计将从今年1月装设ASML的EUV系统，部分用于生产7nm芯片。据猜测，台积电应该做好了两手打算，等到EUV真正成熟，如果被证明可以降低制造成本，再出一个EUV的工艺制程。