近日，比利时微电子中心（IMEC）表示为在N3技术节点引入带有垂直堆叠纳米线和纳米片的全环栅（GAA）晶体管的过程中取得的重大进展。包括改进的Si GAA器件、更好地理解锗（Ge）纳米线pFET中的应变工程，以及对纳米线FET可靠性和退化机制的全面理解。

在IEEE IEDM 2018会议上，比利时微电子中心（IMEC）首次展示了使用顺序集成技术实现的在300mm晶圆上的3D堆叠FinFET，fin pitch和Poly pitch分别是45nm和110nm。顶层由无结器件组成，这些器件在低于525℃的温度下、通过晶片到晶片键合转移的硅层中制造。得到的堆栈演示了如何使用顺序集成方法来获得在先进节点上的高密度器件。

研究成果让人震惊

第一项研究显示了工艺改进如何显着减少纳米线尺寸，以及在不降低电性能的情况下改善形状可控性。通过这些改进，IMEC使Si GAA器件的垂直间距减小，开/关电流性能大幅提升，并且减少nMOS和pMOS器件的沟道空间。结果显示环形振荡器中门限延迟从24ps降低到10ps。第二项研究比较了锗纳米线pFET与锗FinFET，展示了前者的显著优势，主要是因为更优化的应变工程。这项工作的最初演示（在IEDM 2017上）已获得Paul Rappaport奖。最后，n-、p-Si和p-Ge纳米线FET在整个偏置空间中的广泛映射允许表征各种退化度量并揭示多个主动退化机制。

GAA MOSFET是有望使栅长和栅距微缩至超越FinFET可能范围的候选技术。与FinFET工艺过程相比，使用横向纳米线或纳米片的工艺优势是不具破坏性。通过堆叠纳米线或纳米片，可实现给定面积下驱动电流的最大化。在这三项研究中，IMEC着眼于工艺优化以及对GAA MOSFET中应变工程和可靠性的更好理解。

顺序3D集成（S3D）包括顺序处理的器件层的垂直集成。该技术目的是提升芯片单位面积的器件密度，减少互连线的长度，并促进异构器件技术的协同集成。面临的主要技术是顶层工艺面临的有限热预算。如果温度太高，底层器件、互连层和晶片键合电介质可能受到影响。但有限的温度可能导致顶层性能下降和两层之间的失配。

技术优势和前景广阔

Imec首先使用具有45nm鳍距、110nm栅距和高k最后替代金属栅极的300mm体硅FinFET流来制造底部器件。然后通过晶片到晶片的键合，将顶部硅层转移到底部器件层上，其中键合电介质叠层缩小到160nm。在该顶部硅层上，在低于525℃的温度制造FinFET器件。最后，使用浸入式193nm光刻机完成最后的与底层互连的高精度对准。由此产生的顶层器件的性能与低静态功耗应用（LSTP）的高温体FinFET相当。

IMEC知名技术成员Naoto Horiguchi评论道：“全环栅纳米线晶体管是替代N5以下节点FinFET的有力候选者，且没有太大的干扰。这些新结果进一步优化了实现这些晶体管的过程，并为我们提供了更多的理解，如关于最佳应变工程和退化机制。”

该技术适用于在高性能底层器件上组合模拟UE/LSTP顶层器件。IMEC项目总监Nadine Collaert评论：“通过这个过程，我们成功地解决了顺序3D处理的许多突出挑战。一个例子是我们使用193nm浸没式光刻技术实现了首先处理的顶层与最后处理的底层的极精确对齐。这些结果证明了3D顺序方法的适用于在未来的技术节点上提高设备密度。”