SK海力士CEO李锡熙今日在IEEE国际可靠性物理研讨会（IRPS）上作了主题演讲，讲述了SK海力士产品的未来计划，分享了一些概念性技术，比如用EUV光刻生产的DRAM和600层堆叠的3D NAND。

　　目前为止SK海力士最新的3D NAND是512Gb 176层堆叠的3D NAND，看起来600层还很遥远，目前他们还只是在研究这种可能性，在达到600层堆叠前还需要解决各种问题。SK海力士致力于确蚀刻技术实现高纵横比，以实现业界所需的高密度技术，此外他们还推出了原子层沉积技术，以进一步改善单元的电荷存储性能，并在需要时把电荷放出，同时开发新的导电材料让电荷在一定程度上保持均匀。除此之外为了解决薄膜应力问题，控制了薄膜的机械应力水平，并优化了单元氧化氮材料。为了应对在有限的高度上堆叠更多电池时发生的电池间干扰现象和电荷损失，SK Hynix开发了隔离电荷陷阱氮化物结构来增强可靠性。为了对应在有限高度内堆叠多层时发生的单元间电荷干扰与电荷损失，SK海力士开发了隔离电荷陷阱氧化物结构，以提高可靠性。

　　在DRAM方面，SK海力士引入了EUV光刻设备来解决以往DUV光刻的局限性，制程工艺能轻松达到10nm以下，以此来提升生产效率。当然还有问题要解决的，比如为了保持单元电容，他们正试图改善电介质厚度，开发具有高介电常数的新材料，并采用新的单元结构。这些单元互连需要尽可能低的电阻，他们正在寻找新一代电极与绝缘材料，并推出新工艺。

　　提议整合CPU及内存，另提出CXL内存解决方案

　　李锡熙还提出了整合CPU以及内存的想法。目前内存标准正在准从DDR4过渡到DDR5上，后者相比前者可以带来不少的性能增幅。不过，无论DDR内存有多快，与HBM相比在速度上还是要落后不少。这点也是李锡熙认为CPU以及内存应该要合并整合的基础。

　　他在研讨会上发表了对于一套“融合存储以及逻辑”、更快的存储标准的愿景。

　　“高带宽内存的速度提升是通过增加CPU及内存之间的通道而来的，而在CPU以及内存共同处于同一模块的近内存处理（Processing Near Memory，简称PNM）中，速度提升会更多。如果更进一步的话，在内存内处理（Processing In Memory，简称PIM）中，当CPU以及内存都处于单一包裹（package）上的时候，速度可以获得更大加的提升。而最终，CPU以及内存整合在同一芯片中的内存内计算（Computing in Memory，简称CIM）可以让内存速度提升更加多。”

　　图片来源：三星

　　海力士目前是全球第二大存储生产商，不过他们并没有开发及生产任何诸如CPU的芯片，因此CEO李锡熙呼吁半导体巨头之间互相合作，形成一个可以维持CPU及内存集成的生态圈。

　　“只有在消费者、供货商、学术界以及政府之间形成合作及共享的开放创新性的战略合作关系，我们才可以塑造一个追求经济及社会价值的新时代。”

　　另外，李锡熙也提出了一种名为Compute Express Link（CXL）的新标准，它可以与现有的PCIe总线互补。CXL内存可以快速且高效地在CPU以及图形/计算加速器，或者智能网络界面中移动数据。

　　“CXL内存不仅可以扩展带宽以及容量，还可以实现持久性内存的价值，是一种可以缩小内存性能以及行业要求之间差距的解决方案。”