ANT系列分组密码算法的FPGA高速实现
2021年电子技术应用第4期
王建新，刘芮安，肖超恩，张 磊
北京电子科技学院 电子与通信工程系，北京100070
摘要： ANT系列分组密码算法是一种轻量级密码算法，针对ANT-128/128算法，使用Verilog HDL分别对密钥扩展模块、加密模块在Quartus II 15.0中进行工程实现，并采用46级全流水线结构进行高速优化。在Cyclone V系列5CGXFC7D6F31C7ES芯片中综合结果表明，工程实现结果与标准向量值一致，两模块逻辑利用率分别仅占总资源的3%及7%，且基于流水线优化后的加解密模块工作频率最高可达339 MHz，数据吞吐率最高可达43 Gb/s，能够满足大部分高速加密系统的需求。
中图分类号： TP309.7
文献标识码： A
DOI：10.16157/j.issn.0258-7998.200931
中文引用格式： 王建新，刘芮安，肖超恩，等. ANT系列分组密码算法的FPGA高速实现[J].电子技术应用，2021，47(4)：132-136，144.
英文引用格式： Wang Jianxin，Liu Ruian，Xiao Chaoen，et al. High-speed implementation of ANT series block cipher algorithm on FPGA[J]. Application of Electronic Technique，2021，47(4)：132-136，144.
文献标识码： A
DOI：10.16157/j.issn.0258-7998.200931
中文引用格式： 王建新，刘芮安，肖超恩，等. ANT系列分组密码算法的FPGA高速实现[J].电子技术应用，2021，47(4)：132-136，144.
英文引用格式： Wang Jianxin，Liu Ruian，Xiao Chaoen，et al. High-speed implementation of ANT series block cipher algorithm on FPGA[J]. Application of Electronic Technique，2021，47(4)：132-136，144.
High-speed implementation of ANT series block cipher algorithm on FPGA
Wang Jianxin，Liu Ruian，Xiao Chaoen，Zhang Lei
Department of Electronic，Beijing Electronics Science and Technology Institute，Beijing 100070，China
Abstract： ANT series block cipher algorithm is suitable for lightweight implementation and convenient for side channel protection. For ANT-128/128 algorithm, Verilog HDL is used to implement the key expansion module and encryption module in Quartus II 15.0, and a 46-level pipeline structure is adopted for high-speed optimization. Further, the pipeline structure was used for high-speed optimization. The comprehensive results in chip 5CGXFC7D6F31C7ES of Cyclone V show that the implementation results are consistent with the standard vector value. The logic utilization ratio of the two modules only accounts for 3% and 7% of the total resources respectively. The working frequency of the encryption and decryption module based on pipeline structure can reach up to 339 MHz and the data throughput rate can reach up to 43 Gbps.
Key words : ANT；block cipher；Verilog HDL；pipeline structure
0 引言
随着信息技术的发展，信息安全问题日益受到重视。在网络空间安全维护、发展的进程中，密码技术在公钥基础设施、GSM鉴权、电子信封及区块链等[1]领域中起到了关键作用。分组密码算法是保障信息机密性和完整性的重要技术手段[2]，在智能终端、无线传感网络等领域广泛应用[3]。目前，所使用的分组密码多为国外设计，且传统分组密码如AES[4]等在资源有限的情况下并不适用。我国自主设计的商用分组密码算法以SM4算法为主。
近年来，提升科技创新的保障效应和网络安全的动力机能[5]成为网络空间治理的重要目标。为推动密码算法技术进步，中国密码学会举办了全国密码算法设计竞赛。ANT系列分组密码算法由山东大学网络空间安全学院王美琴[6]等提交，经公开评议、检测评估和专家评选已入选竞赛第二轮名单。
近年来，轻量级密码算法逐渐成为研究热点[7]，如HIGHT[8]、PRESENT[9]、PICCOLO[10]、LED[11]、LBlock[12]和Zorro[13]等。作为一款国产轻量级密码算法，ANT系列分组密码算法具有抗侧信道攻击、适合bit-slice多路并行实现等优势[6]，具有一定的研究价值及应用前景。
为了适应第五代移动通信、物联网等高新技术对密码算法高速实现的需求[14]，本文采用流水线结构，对ANT算法进行高速、高数据吞吐率的硬件设计实现。
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作者信息：
王建新，刘芮安，肖超恩，张 磊
(北京电子科技学院 电子与通信工程系，北京100070)
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