Tempus-PI仿真和实测关键时序路径的一致性研究
2021年电子技术应用第8期
余金金1，闫志超1，张倩忆2，陈泽发2
1.上海燧原科技有限公司，上海200000；2.上海铿腾电子科技有限公司，上海200000
摘要： 传统的静态时序分析会将电压的不一致性作为减弱参数形式，以一定的余量帮助使用者覆盖大部分真实芯片中的情况。但是随着芯片越来越大，软硬件的功能越来越多，由于电压降引起的时序违例越来越多。很多情况下IR的分析是符合标准的。现在主流的大规模芯片如AI芯片都是基于12 nm、7 nm或者更小的技术节点。封装还会引入3DIC。电压降分析越来越复杂也越来越重要。与此同时，时序分析也将会引入电压降的影响。Tempus-PI提供一个真正的时序和电压降协同仿真的签核流程，以此来帮助找到真正的电压敏感的关键路径。该仿真工作的结果得到了芯片测试的一致性验证。
中图分类号： TN402
文献标识码： A
DOI：10.16157/j.issn.0258-7998.219804
中文引用格式： 余金金，闫志超，张倩忆，等. Tempus-PI仿真和实测关键时序路径的一致性研究[J].电子技术应用，2021，47(8)：56-58.
英文引用格式： Yu Jinjin，Yan Zhichao，Zhang Qianyi，et al. Silicon correlation for critical path of 3DIC AI chip with Tempus-PI[J]. Application of Electronic Technique，2021，47(8)：56-58.
文献标识码： A
DOI：10.16157/j.issn.0258-7998.219804
中文引用格式： 余金金，闫志超，张倩忆，等. Tempus-PI仿真和实测关键时序路径的一致性研究[J].电子技术应用，2021，47(8)：56-58.
英文引用格式： Yu Jinjin，Yan Zhichao，Zhang Qianyi，et al. Silicon correlation for critical path of 3DIC AI chip with Tempus-PI[J]. Application of Electronic Technique，2021，47(8)：56-58.
Silicon correlation for critical path of 3DIC AI chip with Tempus-PI
Yu Jinjin1，Yan Zhichao1，Zhang Qianyi2，Chen Zefa2
1.Shanghai Enflame Technology，Shanghai 200000，China；2.Cadence Shanghai，Shanghai 200000，China
Abstract： When we use traditional timing signoff(STA) with a proper margin or derate for voltage variations, it will help us to cover most scenarios of real silicon. But as chips are designed larger and larger, features of hardware and software increase more and more, we see some critical cases will lead timing to fail caused by IR drop, even if IR analysis is under criteria. Now, most of our designs such as AI chips are designed on 12 nm, 7 nm or less, with a 3DIC interposer. IR drop analysis is more and more complex and important. Meanwhile, timing analysis with IR drop is request. Tempus Power Integrity provides a true signoff solution for concurrent IR drop and timing, which helps us find the real critical timing path with voltage sensitive. And this simulation results are well correlated and verified by silicon testing.
Key words : STA；IR；critical path；correlation
0 引言
芯片设计向着更高的集成化、更高的频率以及更加复杂的签核(signoff)流程发展。其中静态时序分析(STA)是数字芯片设计signoff中最关键的环节之一。对于关键路径的定位，仿真优化都是影响芯片性能的重要步骤。同时，随着芯片设计复杂化，技术节点向纳米量级发展，电源传输网络造成逻辑单元的电压降分析也变得越来越系统化、精细化。因此由于电压降引入的时序变化也越来越多的需要考量，尤其是关键路径上的电压降。
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作者信息：
余金金1，闫志超1，张倩忆2，陈泽发2
(1.上海燧原科技有限公司，上海200000；2.上海铿腾电子科技有限公司，上海200000)
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