FPGA学习-FIFO使用小结
2022-08-13
来源：FPGA设计论坛
FIFO的使用非常广泛，一般用于不同时钟域之间的数据传输，或者用于不同数据宽度之间的数据匹配。在实际的工程应用，可以根据需要自己写FIFO。不考虑资源的情况下，也可以使用Xilinx提供的IP核来完成。
接口类型选择Native，SOC芯片上也可以根据需要选择AXI接口。
选择存储器类型：可以用块RAM、分布式RAM，移位寄存器和内嵌FIFO来实现FIFO。这里主要是block RAM和distribute RAM之间的区别。简而言之，block RAM是FPGA中定制的ram资源，而distribute RAM则是由LUT构成的RAM资源。由此区别表明，当FIFO较大时应选择block RAM，当FIFO较小时，选择distribute RAM.另外一个很重要的就是block RAM支持读写不同宽度，而distribute不支持。在这里为了更全面的了解FIFO，选择block RAM以拥有非对称方向速率的特性，内嵌FIFO（Builtin FIFO）在5以上的FPGA芯片中才存在。
时钟：读写操作是否在相同的时钟域中完成。如果是，可以选择Common clock，否则，选择Independent clcoks。
读模式有两种选择，一般选择标准模式，First-Word Fall-Fhrough模式为首字预现，FWFT是指在不影响FIFO读操作的情况下，提前查看下一个数据的能力。即FIFO中不为空，有可用的数据时，FIFO中的第一个数据自动出现在输出总线DOUT上。
Synchronization Stage:穿过交叉时钟域的同步状态（寄存器）数量，默认即可。
data port parameters处，有actual write depth和actual read depth,他们都比我们设置的要小，在实际的工程应用中，FIFO深度确实要比预设的小1，即当写入了Write Width-1个数据之后，FIFO的满信号full会拉高，这个时候如果还要写入数据，则写入的数据丢失。同理，读出Read Width-1个数据后，FIFO的空信号empty会拉高，此时读出信号无效。如下：
该FIFO数据深度为16，从aabb0002到aabb0011共写入16个数据，当写入到第15个时，FULL信号拉高，数据不能被有效的写入，从读状态可以看出。当读写数据位宽不匹配时，写入的位宽大于读出的数据位宽，则先从高位开始读；当写入的数据位宽小于读出时，先写入的数据在读数据的高位，如下：
关于FIFO复位，Xilinx FIFO默认为高电平复位，在Initialization 中可以设置复位信号到来之后，full、almost full、prog full等信号的复位值为0，或者为1。可以设置读写同步复位，或者异步复位。fifo的复位需要一段时间，期间wr_rst_busy和rd_rst_busy信号为高电平，此时应禁止读写FIFO，否则会造成数据丢失。
关于读写计数，读计数是和读时钟同步的，写计数是和写时钟同步的。读计数是以读数据宽度为单位，fifo中存在的数据个数；写计数是以写数据宽度为单位，fifo中存在的数据个数，这两个值的结果，简单理解就是fifo内部控制器读写地址的差，由于fifo读写时钟可能异步，读写时钟频率不同，导致计算读写计数值时存在延迟，并不完全和读写操作同步。
读写计数仿真结果如下：
关于读写使能，写使能wr_en为高时，数据立即被写入到fifo中，读使能为高时，下一个时钟周期，有效数据才会出现在数据总线dout上。
一段简单的仿真如下：
`timescale 1ns / 1ps
module tb_fifo_16x256（
）；
reg rst;
reg wr_clk;
reg rd_clk;
reg [31:0] din;
reg wr_en;
reg rd_en;
wire [15:0] dout;
wire full;
wire empty;
wire valid;
wire almost_full;
wire almost_empty;
wire [4:0] rd_data_count;
wire [3:0] wr_data_count;
wire wr_rst_busy;
wire rd_rst_busy;
always #10 wr_clk <= ~wr_clk;
always #5 rd_clk <= ~rd_clk;
initial begin
rst <= 1;
wr_clk <= 0;
rd_clk <= 1;
din <= 32'haabb0001 ;
wr_en <= 0;
rd_en <= 0;
#20;
rst <= 0;
#300;
//======================================================empty
repeat（16） @（posedge wr_clk）
begin
din <= din + 1;
wr_en <= 1;
end
repeat（1） @（posedge wr_clk） wr_en <= 0;
repeat（32） @（posedge rd_clk）
begin
rd_en <= 1;
end
repeat（1） @（posedge rd_clk） rd_en <= 0;
//=======================================================full
repeat（16） @（posedge wr_clk）
begin
din <= din + 1;
wr_en <= 1;
end
repeat（1） @（posedge wr_clk） wr_en <= 0;
end
initial begin
#900;
repeat（32） @（posedge rd_clk）
begin
rd_en <= 1;
end
repeat（1） @（posedge rd_clk） rd_en <= 0;
end
fifo_16x256 fifo_16x256_inst （
.rst（rst）， // input wire rst
.wr_clk（wr_clk）， // input wire wr_clk
.rd_clk（rd_clk）， // input wire rd_clk
.din（din）， // input wire [31 : 0] din
.wr_en（wr_en）， // input wire wr_en
.rd_en（rd_en）， // input wire rd_en
.dout（dout）， // output wire [15 : 0] dout
.full（full）， // output wire full
.almost_full（almost_full）， // output wire almost_full
.empty（empty）， // output wire empty
.almost_empty（almost_empty）， // output wire almost_empty
.valid（valid）， // output wire valid
.rd_data_count（rd_data_count）， // output wire [8 : 0] rd_data_count
.wr_data_count（wr_data_count）， // output wire [7 : 0] wr_data_count
.wr_rst_busy（wr_rst_busy）， // output wire wr_rst_busy
.rd_rst_busy（rd_rst_busy） // output wire rd_rst_busy
）；
endmodule
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