众所周知，芯片都是由晶体管组成的，晶体管越多，芯片性能越强。

而每一代工艺的进步，其实最终都是为了在有限的芯片面积中，塞进更多的晶体管。而所谓的XX纳米工艺，其实最终代表的是也晶体管与晶体管之间的距离远近（实际XX纳米不是指晶体管间的距离）。

但当芯片工艺进入到3nm时，要再微缩晶体管之间的距离就越来越难了，因为太近了会有短沟道效率，导致性能不稳定，漏电，功耗大，发热大等。

另外硅原子本身也是有大小的，不可能无限缩小，大家认为硅基芯片的极限在1nm，无法大规模量产比1nm工艺还先进的芯片。

在这样的情况下，如何提升芯片的性能呢？那就要通过其它的办法了，比如先进的封装技术，比如将晶体管的平面排列，变成上下排列，类似于NAND闪存的128层、232层堆叠一样，这样提升晶体管的密度，从而提升性能。

而近日，复旦大学研究团队公布了一项新技术，这种新技术，可以在芯片工艺不变的情况下，让器件集成密度翻倍。

研究人员创新地设计出了一种晶圆级硅基二维互补叠层晶体管，可以在相同的工艺节点下，实现器件集成密度翻倍，从而获得卓越的电学性能。

简单的来讲，将这项技术应用于芯片上，可以让芯片内部晶体管密度翻倍，从而实现性能提升。

如上图所示，台积电的10nm工艺时，晶体管密度是0．53亿个每平方毫米，而7nm时，达到了0．97亿个每平方毫米，密度相当于翻倍。

但如果用上这种技术，就算是台积电10nm工艺的芯片，其晶体管密度也相当于7nm，相当于7nm的芯片了。

我们还可以说得更直白一点，目前中芯还是14nm工艺，其晶体管密度大约是0．3亿个每平方毫米，如果使用上这项技术，则能达到0．6亿个每平方毫米。

达到这个密度后，就相当于三星8nm左右的水平，比7nm落后一点，但比10nm强一点，是不是很厉害？

如果本身是10nm工艺，通过这一技术后，能达到7nm／6nm的水平了，这就可以绕过绕过 EUV 工艺，直接进入10nm以下了。

目前相关成果已经发表于《自然 — 电子学》杂志上，大家感兴趣可以去看一看，同时希望这项技术，赶紧应用起来，那么中国芯又多了一条突围的路径了。

更多信息可以来这里获取==>>电子技术应用-AET<<