基于Cerebrus的Genus+Innovus流程的功耗面积优化
电子技术应用
汪锋刚1，晋亚紧1，周国华1，2，刘宇峥3
1.深圳市中兴微电子技术有限公司 后端设计部； 2.移动网络和移动多媒体技术国家重点实验室；3.上海楷登电子科技有限公司
摘要： 对于性能功耗面积（PPA）的追求已成为IC芯片设计的共识，尤其是发展到先进工艺节点，PPA已成为IC设计综合性能的重要指标，尤其是对于大型SoC芯片中clone很多次的模块，对于PPA的追求变得更加极致。介绍了基于Cadence公司的Genus工具和Cerebrus 工具，通过综合阶段与后端PR各个阶段的优化，共同提升PPA的优化方案。最终结果显示，在时序及DRC基本收敛的情况下，使用Cerebrus工具相比Innovus可以使功耗降低3.5%，面积降低3.1%，使用Genus+Innovus流程可以使功耗降低6.4%，面积降低8.5%，极大地降低了芯片的面积及功耗。
中图分类号：TN402 文献标志码：A DOI: 10.16157/j.issn.0258-7998.240802
中文引用格式： 汪锋刚，晋亚紧，周国华，等. 基于Cerebrus的Genus+Innovus流程的功耗面积优化[J]. 电子技术应用，2024，50(8)：21-25.
英文引用格式： Wang Fenggang，Jin Yajin，Zhou Guohua,et al. Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure[J]. Application of Electronic Technique，2024，50(8)：21-25.
中文引用格式： 汪锋刚，晋亚紧，周国华，等. 基于Cerebrus的Genus+Innovus流程的功耗面积优化[J]. 电子技术应用，2024，50(8)：21-25.
英文引用格式： Wang Fenggang，Jin Yajin，Zhou Guohua,et al. Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure[J]. Application of Electronic Technique，2024，50(8)：21-25.
Power consumption area optimization for the Cerebrus-based Genus+Innovus procedure
Wang Fenggang1，Jin Yajin1，Zhou Guohua1，2，Liu Yuzheng3
1.Department of Back-End Design， Sanechips Technology Co.， Ltd.； 2.State Key Laboratory of Mobile Network and Mobile Multimedia Technology； 3.Cadence Design Systems， Inc.
Abstract： The pursuit of performance，power and area (PPA) has become the consensus of IC chip design, especially the development to advanced process nodes. PPA has become a crucial metric of overall performance of IC design. Especially for the modules cloned numerous times in large-scale SoC chips, the pursuit of PPA becomes more extreme. This document describes how to improve the PPA optimization solution based on the Genus and Cerebrus tools of Cadence and the optimization of the Synthesis and the Back-End PR stage. The final result shows that, under the convergence of timing and DRC, employing the Cerebrus tool compared to Innovus can reduce power by 3.5% and area by 3.1%. Furthermore, utilizing the Genus+Innovus flow can reduce power by 6.4% and area by 8.5%, significantly decreasing chip area and power.
Key words : chip design；Genus tool；Cerebrus tool；PPA optimization
引言
在先进工艺节点下，芯片的PPA（Power Performance Area）优化尤为关键，是IC设计综合性能的重要指标。尤其是对于大型SoC芯片中clone多次的模块，对于面积功耗等的优化显得尤为重要，假设单个block PPA优化5%，对于例化100次的block，从全芯片来看，收益就会非常明显。但在追求极致PPA过程中，传统方法更加依赖于经验，对于option的选择需要很多轮的迭代，并且runtime会增加很多。因此，在芯片设计中，需要可以同时考虑时序、面积、功耗及DRC方面的优化方法，选择最优的option而综合考虑进行PPA的优化。
本文中，在Cadence公司的自动化布局布线工具Innovus的基础上，使用新的基于机器学习的设计工具Cerebrus可以使芯片布局布线设计实现自动化，节省人力成本的同时，可将功耗降低3.5%，面积降低3.1%。与此同时，再搭配Genus综合工具，采用iSpatial解决方案对原有RTL级的逻辑优化流程进行改进，最终实现功耗降低6.4%，面积降低8.5%，并对比分析了各方法的优化效果。
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http://www.chinaaet.com/resource/share/2000006116
作者信息：
汪锋刚1，晋亚紧1，周国华1，2，刘宇峥3
（1.深圳市中兴微电子技术有限公司 后端设计部，广东 深圳 518055；
2.移动网络和移动多媒体技术国家重点实验室，广东 深圳518055；3.上海楷登电子科技有限公司，上海 200120）
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