1　引　言　　

        信号源是雷达系统的重要组成部分。雷达系统常常要求信号源稳定、可靠、易于实现、具有预失真功能，信号的产生及信号参数的改变简单、灵活。本文采用DSP和CPLD来设计信号源的控制部分，一方面能利用DSP软件控制的灵活性，另一方面又能利用CPLD硬件上的高速、高集成度和可编程性。使用这种方法可以充分利用软件支持来生成和加载任意波形数据，并能方便地实现对信号参数的控制和对波形数据的随意修改，同时又能保证信号产生的高速、灵活可控。

        2　系统结构

         采用波形存储直读法，即通过对存储的波形采样数据进行数模变换，直接生成模拟信号的一种方法。图1为信号源的系统结构。本信号源可工作于联机和脱机两种方式。联机工作时，波形数据从微机加载，由DSP控制，通过CPLD内的数据通道写入SRAM，经回读、校验后，从SRAM内高速送入到数／模转换器件产生雷达信号。脱机工作时，波形数据可在系统上电时由EEPROM加载，EEPROM中可存放一组波形数据，也可存储多组数据以方便应用。 

        3　硬件实现

        3．1　TMS320F206与EEPROM的接口设计

         在实际系统中，DSP采用TI公司的TMS320F206芯片，EEPROM采用Microchip公司的24LC256 CMOS串行EEPROM（图2）。TMS320F206属于定点、静态CMOS数字信号处理器。它采用先进的哈佛结构，具有片内外设、片内存储器及专用的运算指令集，这些特点使得此器件使用灵活方便。24LC256工作电压为2．5V～5．5V，容量为32K×8bit，为两线串行接口总线，标准与I2CTM兼容。SCL为24LC256的时钟输入管脚，SDA为其串行地址／数据输入／数据输出管脚。24LC256提供读顺序地址内容的操作方式，其内部的地址指针在每次读操作完成之后加1，此地址指针允许在一次读操作期间，连续顺序地读出整个存储器的内容。其时序如图3所示。

          设计中将TMS320F206的通用I／O端口IO2模拟出SCL的时钟，IO3负责将数据写入和从24LC256读出（TMS320F206与24LC256的接口如图1所示）。脱机工作时，其流程如图4。

         3．2　CPLD设计

        可编程逻辑器件采用XILINX公司的CPLD，型号为XC95288XL－6TQ144C。该器件为144－pin TQFP封装，内部有288个宏单元，最高工作时钟为151MHz。XC95288XL内部逻辑分为三部分：TMS320F206与微机接口的通信、高速地址计数、SRAM片选读写信号的产生。

         3．2．1　TMS320F206经过CPLD与微机接口的通信

         TMS320F206与微机接口的通信采用并行接口协议（EPP），主要完成从微机加载数据到SRAM、将数据从SRAM回读到微机，整个过程对于并行接口来说采用查询方式，对于TMS320F206来说采用中断方式。TMS320F206使用引脚接收由CPLD发出的中断，通过设置TMS320F206片内寄存器IRM与ICR，使TMS320F206响应中断而不响应。其时序如图5和6所示。

         脱机工作状态下，从并口加载数据时，微机将数据发送到并口，并发出低脉冲，CPLD接收STB到后，置BUSY＝1，发出中断信号，TMS320F206接收到中断后，控制CPLD锁存数据，并将数据写入SRAM，置BUSY＝0；从并口回读数据时，微机设置并口为输入状态，然后发出AUTOFEEDXT低脉冲，CPLD接收到后，置＝1，发出中断信号给TMS320F206，TMS320F206控制CPLD从SRAM读取数据并送到并口，置＝0。