0 引言

数据采集向高精度和高速度两个方向发展。高精度数据采集依赖于A／D器件的精度，高速度数据采集不仅依赖于A／D器件的速度还依赖于数据采集系统的设计。高速数据采集按是否可连续采集而可以分为两类。第一类是在一段时间内的高速数据采集，采集数据的时间长度取决于存放数据的RAM存储器的空间大小；另外一种是可以连续地高速数据采集，采集的数据被存放在大容量的存储器上，一般为硬盘，这种采集的速度相对较小。本文提出属于第一类的PCI接口高速数据采集方案，可以实现高达80Mb／s的数据采集速度。

1 硬件结构

高速数据采集卡的硬件结构见图1。

采集系统使用AD9248 DAC芯片，可以同时对两路模拟信号进行模数转换，每路输入可以选择差分输入或单端输入。它最大的采样率可达65MS／s，采样精度为14bit。数据传输使用了CY7C09449集成芯片，它实现局部总线和PCI总线之间的数据传输。一片FPGA将CY7C09449和AD-9248连接起来。FPGA的作用有两个，其一是控制A／D芯片实现数据转换，其二是和PCI接口芯片交互，实现数据传输。

硬件设计上，CY7C09449和PCI总线是无缝连接，CY7C09449的局部总线和FPGA相连，AD9248的数据线及控制线和FPGA相连。软件设计包括FPGA器件的逻辑设计、高速数据采集卡在WindowsXP下的驱动程序设计和应用软件设计。本文主要介绍高速数据采集卡的软件设计。

2 数据采集过程

CY7C09449是美国Cypress公司生产的一款PCI接口控制芯片，支持PCI2．O协议，可以作为PCI总线的主设备也可以作为PCI总线的从设备。CY7C09449的局部总线可以和多种常用的微处理器直接相连。它内部包含的128kbit的双端口SRAM共享存储区可以从PCI总线访问也可以从局部总线访问，这是它最主要的资源。它内部包含的一些配置寄存器可以从PCI总线访问也可以从局部总线访问。在PCI总线上，CY7C09449可以处于从设备的地位，接收主机对它的配置寄存器或共享存储区的访问。在PCI总线上，CY7C09449也可以处于主设备地位，主动发起数据传输，将数据传出或存入共享存储区。它能够产生任何32位PCI总线地址，可以发起PCI总线的突发传输。在局部总线上，CY7C09449处于从属的地位，微处理器控制着对它访问的主动权。CY7C09449的局部总线本质上是同步传输接口，可以支持突发传输。TMS320VC33处理器通过配置CY7C09449内部寄存器使其与SCY7C09449的局部总线相连接，并兼容TMS320VC33的异步访问方式。

数据采集的过程由主机发起。主机的应用程序向驱动程序请求数据采集，驱动程序通过写入CY7C09449的主机控制状态寄存器0bit使引脚RSOUTD的状态由低电平到高电平转换，FPGA根据此信号来启动一次数据采集。FPGA从A／D读取数据，然后写入CY7C09449的SRAM中。SRAM的大小为4k的双字，FPGA把它分为2个2k双字的块，循环交替使用。FPGA每写完一个块就通过CY7C09449的引脚IRQ IN向主机请求一次中断。主机的驱动程序在中断服务程序中通过写入CY7C09449的DMA局部基地址寄存器、DMA主机物理基地址寄存器、DMA长度寄存器来配置数据传输的源地址、目的地址、数据长度，然后再写入CY7C09449的DMA控制寄存器来启动DMA传输。这样直到本次所有的数据采集完毕，FPGA停止数据的读取处于等待状态。主机的中断服务程序在收到最后一块数据后向应用程序发送一个消息，告知本次数据采集完成。应用程序这时就可以处理采集到的数据或将数据存在硬盘中。

3 FPGA的逻辑设计

FPGA器件要实现的功能是从A／D器件读取数据，然后通过局部总线将数据传送给CY7C09449内部的双端口SRAM。对FPGA的逻辑编程是在Quatus6．0下进行的。顶层逻辑设计使用原理图设计方法，把FPGA的逻辑分为3个模块，每个模块内部逻辑使用文本设计方法，使用VHDL语言编程。FPGA内的逻辑模块如图2所示。

A／D控制模块产生A／D器件的控制信号，从A／D读取数据，然后写入FIFO。AD控制模块的功能相对比较简单，也比较容易实现。

因为在数据采集的过程中A／D采样速度数据是固定的，但是数据传输有时速度很快而有时因为等待出现短时的阻塞。所以必须要有FIFO来缓冲采集的数据。FIFO模块是用Quatus6．0的向导生成的，只需要设定有关参数即可。FIFO的写入和读取使用同步接口逻辑，FIFO的存储宽度是32位，其深度是512。

局部总线控制模块从FIFO中读取数据然后写入CY7C09449的SRAM中。CY7C09449的局部总线支持同步数据传输，虽然它也兼容异步数据传输，但FPGA的局部总线控制模块选用了同步数据传输逻辑，因为这样可以获得更高的数据传输速度。CY7C09449的局部总线支持最高的时钟速度是50MHz，一次同步的突发数据传输在给出读或写的起始地址之后，每个时钟周期可以传送一次数据。CY7C09449局部总线的数据总线宽度是32位，这使得局部总线的最高传输速度达200Mb／s。

在CY7C09449的局部总线上，FPGA处于类似于微处理器的地位，控制着局部总线数据传输的主动权。FPGA的逻辑设计中，局部总线控制模块的逻辑设计是获得高速数据传输的关键。同步数据传输要比异步数据传输的逻辑复杂得多。在局部总线控制模块的逻辑设计中使用了状态机，其设计的关键在于状态机的状态的定义和在各种条件下状态的转换。为了简单起见这里不对多块数据传输控制、中断信号产生逻辑作讨论而只介绍传送一个数据块的逻辑。

状态机共定义了7个状态，各种状态的转换关系见图3。

在论述状态机的工作过程之前，先就影响状态机状态转换的一些信号作说明。

Reset信号就是CY7C09449的引脚RSOUTD输出的信号，它由低到高的转变将启动FPGA进行一次数据采集。

FifoEmpty信号是由FIFO模块提供的，用来指示FIFO是否为空，它为1时表示FIFO是空的，没有数据要传输，否则表示FIFO内有数据等待传输。

RdyOut信号是CY7C09449的引脚RDY OUT提供的信号，它用来指示CY7C09449的局部总线是否准备好数据传输。当RdyOut为高电平，表示CY7C09449的局部总线已经准备好数据传输，反之表示CY7C09449的局部总线未准备好数据传输。

Last信号是用来指示将要写的数据是否为本次突发传输要写的最后一个数据。这个信号由局部总线控制模块内部产生。局部总线控制模块内部有一个计数器，当准备一次突发传输的时候，就将要传送的数据长度放入这个计数器内，每传送一个双字数据计数器的值就减去1，当且仅当计数器的值等于l的时候Last就为高电平。

现在就状态机的工作过程作简要说明：

当Reset由0转变到l时就启动一次数据传输。状态机首先进入T1写地址状态。

状态机在T1写地址状态将本次数据传输存放在CY7C09449内SRAM的起始地址及有关控制信号送到局部总线上。T1状态之后无条件进入T2等待读FIFO数据状态。

在T2等待读数据状态，如果FifoEmpty=1，将继续等待，如果FifoEmpty=0，将进入T3读FIFO状态。

在T3读FIFO数据状态，状态机发出有效的读FIFO控制信号，如果从FIFO读取的数据是最后一个将要写入CY7C09559的数据，那么就进入状态T5，否则进入状态T4。

T4等待写并可能读状态是很关键也很复杂的状态，在这个状态下影响状态机行为的信号比较多。在图3中，确定T4状态的下一个状态的条件被标上序号，序号小的条件是被优先考虑的条件。满足条件(1)，RdyOut=0，表示CY7C09449没有准备好数据传输，所以要仍在状态T4继续等待。不满足条件(1)，满足条件(2)，FifoEmptV=1是表示CY7C09449已经准备好数据传输，同时FIFO是空的，所以下一个状态要进入T2等待读FIFO数据状态。不满足条件(1)、(2)，满足条件(3)表示CY7C09449已经准备好数据传输，同时FIFO非空，同时将要传输的数据是本次传输的最后一个数据，所以要下一个状态要进入状态T5等待写最后一个数据。满足条件(4)，也就是不满足条件(1)、(2)、(3)，表示本次往CY7-C09449写了一个数据、又从FIFO读了一个数据且不是最后一个要写的数据，所以下一个状态仍旧是T4。

在T5等待写最后一个数据状态，当RdyOut=0表不CY7C09449没有准备好数据传输，所以要继续等待。否则表示最后一个数据已经可以写入CY7C09449，所以下一个状态要进入T6空闲态。

在T6空闲状态如果Reset=1就仍旧在空闲状态，否则进入T0复位状态。

状态机在每种状态下要发出各种控制信号。有控制FIFO的Fif0Read信号，控制CY7C09449局部总线的Select、Strobe、Write和Blast信号。从这些信号的名称就可以知道它们的作用，这里不再赘述。

局部总线控制逻辑通过使用同步数据传输控制方式，支持突发传输，加快了数据传输速度。

4 驱动程序设计

PC使用的操作系统是WindowsXP，软件设计开发环境使用的工具包括WindowsXP DDK、Driver Studio2．7和VC++6．0，以下着重讨论驱动程序设计。

为了加快数据传输速度，驱动程序使用DMA的方式把CY7C09449共享存储区内的数据读取到主机的存储器内。

使用DMA数据传输方式，要申请用于存放数据的物理地址连续的内存空间，然后要获取内存空间的物理地址和用户空间地址。

首先在头文件中创建如下对象：

KDmaAdapter m_Dma；

KCommonDmaBuffer m_Buffer；

然后在MyDriveDevice∷OnStartDevice(Klrp I)函数创建设备描述符结构体m_MiydeviceDescript，设备描述符结构体各个域的设置如下：

将UserSIpaceAddress传递给应用程序，则应用程序就可以访问存放数据的内存空间了。

FPGA在每传送给CY7C09449一块2k双字的数据后就通过CY7C09449的引脚IRQ_IN向主机发送中断请求。在主机的中断服务程序中用m_Me-morjPhyPhysicalAddress设置CY7C09449的DMA3E机物理基地址寄存器，然后设置DMA局部基地址寄存器、DMA长度寄存器来配置数据传输的源地址地址和数据长度，然后再写CY7C09449的DMA控制寄存器来启动DMA传输。在所有数据块传输完毕，主机中断服务程序发送给应用程序一个消息，这时应用程序就可以通过UserSpaceAddress访问接收到的数据了。

5 结论

在高速数据采集卡的设计中FPGA对局部总线的控制逻辑由于采用了同步数据传输控制方式使得局部总线的最高传输速度可达200Mb／s。在WindowsXP下的驱动程序设计使用了DMA数据传输方式，提高了数据存储速度。高速数据采集卡可以达到80Mb／s的数据采集速度，设备运行稳定，达到了设计要求。