基于FPGA的高精度鉴相器实现AET-电子技术应用-最丰富的电子设计资源平台

基于FPGA的高精度鉴相器实现
所属分类：技术论文
上传者：aetmagazine
文档大小：577 K
标签： FPGA FIR 鉴相器
所需积分：0分积分不够怎么办？
文档介绍：基于模拟电路的鉴相器虽然响应速度快，但是很难达到较高的精度，并且开发周期长不易优化。为了可以实时检测MEMS器件谐振时微小的相位变化，提出一种基于FPGA的高精度鉴相器。该鉴相器主要是由数字混频器、FIR数字滤波器、DDS信号发生器以及模数转换电路组成。鉴相方法是通过将被测信号与一同频、相位可调、且初始相位为90°的参考信号混频，并通过高阶FIR滤波器提取与相位有关的差频信号，调节参考信号相位使得此差频信号趋近于0，则此参考信号的相位调节量即为被测信号的相位。鉴相器的时钟频率为100 MHz，鉴相精度可以达到0.000 1°。工作频率灵活可调，并且应用于锁相环中时，可以很方便地与MEMS器件的驱动电路兼容。
现在下载
VIP会员，AET专家下载不扣分；重复下载不扣分，本人上传资源不扣分。

活动