摘  要: 介绍了基于Altera的FPGA和TI的DSP的说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" title="说话人识别系统">说话人识别系统" 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    关键词: FPGA;DSP;说话人识别系统;MFCC;DTW 

    说话人识别是语音处理领域内比较活跃的研究课题,现有的说话人识别系统大都基于软件和DSP,其处理结构本质上是串行的,因此遇到需处理的数据量大,对处理速度要求高,但是对运算结构相对比较简单的底层信号处理算法来说显不出优点。应用于电话信道的说话人识别系统,需要实时处理PCM上的多路数据,控制结构较复杂,仅采用DSP进行系统实现已不能满足性能要求。 

    随着集成制造技术的提高和价格成本的下降,FPGA逐渐被应用于多种数字信号处理中。利用FPGA的并行处理能力可以解决说话人识别算法中底层运算耗时的问题,而DSP的较强通信机制和灵活寻址方式可以用于结构复杂的控制部分和外部存储器管理,采用DSP+FPGA的说话人识别系统可以把二者优点结合,兼顾速度和灵活性,既满足底层信号处理要求,又满足高层信号处理要求。 

1 说话人识别系统的组成 

    说话人识别系统的组成包括预处理、MFCC特征参数提取、DTW匹配判决和参考模板库等相关算法的逻辑设计与DSP编程,以及最后的系统功能验证。系统功能框图如图1。 

    本系统的软硬件开发平台分别采用Altera公司 Stratix II系统的FPGA开发板DSP-DEVKIT-2S60和TI公司的DSP开发板TMS320C6455 DSP Starter Kit(DSK) module。FPGA作为主要的算法运算处理器完成预处理、特征参数提取及匹配判决功能;而DSP则进行PCM话音分路、外部控制命令产生、外部存储器控制和最后的判决结果的后处理。 

2 语音参数及说话人识别模型的选择 

2.1 语音参数 

    在说话人识别系统中,特征提取的作用是从说话人的语音信号中提取出表示说话人个性的基本特征,此特征应能有效地区分不同的说话人,且对同一说话人的变化保持相对稳定。倒谱特征是用于说话人个性特征和说话人识别的最有效的特征之一。实验表明,大部分情况下,MFCC优于其他倒谱系数,所以本系统中采用使用较多的12阶的MFCC,同时加过零率和delta能量共14维的语音参数。 

2.2 说话人识别模型 

  不同的说话人语音特征模型结构对应不同的说话人识别方法。目前已经提出了许多成熟的识别算法模型,其中动态时间规整DTW(Dynamic Time Warping)算法是效果最好的一种非线性时间对准模板匹配算法。由于DTW 算法既简单又有效,因此在特定场合下获得了广泛应用。在实现小词汇量孤立词识别系统时,其性能几乎与HMM算法等同。由于该算法数据处理量比较大,目前常采用多DSP进行串行计算,但是识别速度依然较低,成为性能瓶颈,所以并不直接适用于一些实时大容量的说话人识别系统。本文所实现的系统采用的是经过改进后的并行处理结构算法模型,可以应用于特定文本的说话人识别系统。 

3 系统主要功能模块的实现 

3.1 语音预处理模块 

    预处理模块实现了将一条2Mbit的话音信号通过移位寄存器及锁存器对数据进行串并转换获得8bit的并行数据,再通过A律器完成8bit到13bit数据的转换,做分帧加窗处理。完成语音信号的预处理以便于后续特征提取模块的处理。为算法处理简便,过零率放在预处理模块中提取。处理过程如图2。 

    A律部分采用由边沿触发结构的D触发器组成8位移位寄存器,其中第一个触发器FF0 的输入端接收输入信号,其余每个触发器的输入端均与前一个触发器的输出端相连,从每个触发器的输出端作并行输出到用维持阻塞的触发器组成的8位Reg,在时钟上升沿获取数据,送入A律单元。计数器的进位信号送Reg,移位寄存器接收数据的同时计数器计数,第8个时钟上升沿来后进位输出为1, Reg检测到使能信号为1时读取移位寄存器的8位输出信号。 

    A律后的数据先经过存储,再读取256点的值与对应的256点的汉明窗系数值对应相乘。控制单元控制RAM单元的写入和读取,每一话路分配384点的存储空间。当第一个话路存够256点数据时,控制单元控制开始按序读取数据到乘法器,同时读取对应汉明窗系数值到乘法器,此操作必须在下一个128点存满之前完成,否则有点将被冲掉,无法实现帧移的操作(帧移128点即1/2帧)。依次读取32路话路的256点,每路读取256点后读取指针地址加128指向下次读取首地址。所有32路话路数据读取完后等待,当第一话路再次存够128点后给控制信号可以再次读取数据,地址为上次读取地址的首地址加128模384,存够384点从每一路的起始地址重新存储。RAM2分两块单元存储数据,当一块存满32个话路的数据后给MFCC模块信号,表明可以读取此块的数据。 

3.2 语音特征提取模块 

   语音特征提取模块实现MFCC参数的提取和无话帧的去除,算法功能框图如图3所示。输入信号为经过预处理的语音信号,用FFT计算出信号的频谱之后,首先通过IFD(Idle Frame Detector)进行有话无话判定,如果无话则丢弃该帧,否则通过一个滤波器组,将滤波器组的输出取对数后进行离散余弦变换就得到Mel频率倒谱系数。整个模块分五个单元完成,用RAM存储中间数据,MFCC control单元控制MFCC子单元输入输出和数据流。

    FFT单元实现256点16位定点的基2DIT-FFT运算,采用级联处理结构,按基2运算分为8级,每级的128个蝶式运算用一个运算单元来完成。将256点数据顺序输入存储器,由控制单元从存储器中抽取数据送入基2运算单元,完成运算后数据顺序存入下一级存储器,再由下一级控制单元抽取数据进行运算,直至所有运算完成。 

    第一级存储器为512×16bits,分为两块,用来存储256点16位定点实数;中间七级存储器为512×32bit,分为两块256×32bit,采用两块RAM来做乒乓操作,以实现流水处理,一块用来存储下一级运算的输入数据,另一块存储上一级运算的结果,当256点运算完成后,两块存储器交换功能。 

    RAM中的数据顺序计算,每个计算周期取2点数据存入缓冲器中,缓冲器为2×32bit,用来稳定运算输入和计算结果。ROM中存放旋转因子。地址产生器采用两套地址,一套用来选择旋转因子;另一套用来对前一级运算结果按照本级运算所需要的倒序存储到RAM中,保证本级运算从RAM中顺序取数据计算。存储八级旋转因子的ROM共需要128×32bit。 

    地址产生器中,采用ROM将地址预先存储,再通过每一时钟节拍产生出来。不同点数FFT的每一级的地址都不同,每级的地址存储在每级的地址产生器中。旋转因子地址由地址产生器循环计数产生。 

    定标问题。采用逐级定标,即在每级蝶型运算后结果左移一位,防止计算结果溢出。整个子单元需要128kB RAM存储单元,40kB ROM存储,32个16位乘法器。 

    三角滤波器组由24个三角滤波器组成,频率范围0kHz～4kHz。FFT的运算结果通过三角滤波器组后,每个滤波器输出其频率范围内的频谱能量值,共输出24个值。整个运算过程由FSM控制,RAM中存放FFT的运算结果,ROM中存放三角滤波器系数及对应的频率在RAM中的地址。每个三角滤波器的频谱能量计算完成后由FSM控制输出数据。 

    对数模块完成16位定点数的求对数运算,设计原理为分段线性近似法。 

    运算过程由有限状态机控制,首先将数据读入移位寄存器,FSM判断数据的大小,若大于2则右移一位,若小于1则左移一位,若等于0则直接输出结果,直到使数据大于1小于2。FSM需要将左移或者右移的移位计数输出到乘加器。完成移位后,FSM向ROM发出查表信号。移位寄存器的位宽25bit,采用并入并出方式,有保持、左移、右移、载入四个功能。 

    30点DCT变换子单元由预处理单元和循环累加单元RAC组成。预处理单元完成将串行输入的有符号数转换成补码,它们作为RAC单元中ROM查表的地址数据;循环累加单元RAC采用分布算法(DA)结构,通过ROM查表、移位循环累加代替乘法器,完成乘法功能。由于该RAC结构中无乘法器,从而能减小其面积。 

3.3 匹配判决模块实现 

    动态规整算法中路径匹配计算过程是一种线性递推运算,根据算法的这一特点,设计出一种由多个处理单元规则排列得到的收缩阵列(systolic array),这种阵列状的PE集合体,通过并行处理与流水线处理的并用,实现算法中最佳路径匹配累加距离的高速计算。为了解决PE过多造成的硬件资源耗费过大的问题,根据算法特点,仅保留一组数量约为M/2(M为测试模板个数)的收缩阵列结构。如图4。 

    具体的运算过程是:在每个时钟周期内,参考模板矢量R(j)通过输入处理单元PE_k,同时特征向量T(i)从PE_k传送到PE_k-1,而新的测试模板的特征向量从最后一个处理单元输入。在平行四边形的路径约束范围内,每个PE负责计算平行于一条边线上的D(i,j),其中PE1负责计算约束范围内每一行的第一个D(i,j),PE2计算第二个,当计算到最后一行时,输出最后的匹配距离D(M,N)。PE内部的结构如图5。 

3.4 FPGA与DSP的接口设计 

    TMS320C6455有2个McBSPs(多通道缓冲串口),每个McBSP可与多达128个通道进行收发。本系统中采用McBSP0实现语音信号到DSP的输入。由于片上RAM无法满足多路信号处理时的空间需求,系统通过外部存储器接口EMIF(External Memory Interface)扩展了32MB的外部SDRAM,并采用EDMA(扩展的直接存储器访问)方式对这些外部空间进行访问。同时DSP通过DSP Hot Port接口与FPGA相连,用来产生各种外部信号控制FPGA各阶段的运算任务。 

4 系统的识别性能 

    为了测试上述系统的识别性能,进行了特定文本的说话人辨识实验。实验中,先录制10个人的3组内容相同的语音,共30句,在计算机上训练成语音参考模板,再从这个模板中为每个人选取一个话音清晰的作为测试模板,将参考模板读入SDRAM中,将测试模板依次连续接入不同话路,从开始输入测试语音到给出判决结果,识别时延不超过3s。输出的说话人身份(ID)与实际说话人身份全部吻合,说明系统已经满足实时说话人识别系统性能的基本要求。 

    本文介绍了基于FPGA和DSP的面向特定文本的说话人识别系统的设计与实现。该系统采用FPGA实现语音预处理、MFCC特征参数提取和DTW模板匹配判决功能,DSP则完成语音分帧、模板管理、控制命令等功能。 

参考文献 

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