据《EE Times》目前掌握到的消息，Wave Computing的7nm开发计划将采用博通(Broadcom Inc.)的ASIC芯片设计。Wave和Broadcom这两家公司将采用台积电(TSMC)的7nm制程技术，共同开发Wave的下一代资料流处理器(Dataflow Processing Unit；DPU)。

新的7nm DPU将由Broadcom方面提供，但时间表未定。据Wave执行长Derek Meyer证实，这款7nm DPU将会「设计于我们自家的AI系统中。」他还补充说，「如果市场其他公司有此需求的话，也可以提供相同的芯片。」

市场研究公司Tirias Research首席分析师Kevin Krewell表示，「Wave希望能够以此7nm设计在新创公司中脱颖而出。目前，大多数的新创公司都还不具备打造7nm元件的专业技术与能力。」他解释说，Wave在Broadcom的协助下，使这一切成为可能。他指出，Broadcom「由于收购了LSI Logic，确实拥有更先进的ASIC电路设计经验。」

Wave目前的DPU世代是基于16nm制程的设计。

「在设计新型AI加速器的同业中，我们将率先获得7nm实体IP——例如56Gbps和112Gbps SerDes，这可归功于Broadcom的协助。」Meyer指出，Broadcom带来了先进的设计平台、量产技术以及经验证可行的7nm IP，协助我们实现了这项7nm产品开发计划。

Wave目前的DPU世代基于16nm制程节点，主要由Wave自家设计人员以及承包商的协助共同完成。至于7nm DPU，Meyer表示，「在Broadcom和Wave之间，我们已经拟定好[ASIC]设计前端和后端所需的技术和资源了，同时相应地制定了合作计划。」

目前，这项7nm合作计划已经展开并持续进行好几个月了。Broadcom将负责7nm芯片的实体部份。尽管7nm设计非常复杂，但Meyer表示，「我相信Broadcom将第一次就推出合适的芯片。」然而，Wave并未透露其7nm DPU何时上市，也未对7nm DPU架构多加说明。

7nm DPU内部揭密

然而，Meyer解释说，新的芯片将「以资料流架构为基础」。它将会是第一款具有「64位元(64-bit) MIPS多执行绪CPU」的DPU。Wave于今年6月收购了MIPS。

Meyer还指出，Wave的7nm芯片将在记忆体中搭载新功能，但他并未透露究竟增加了哪些新功能。

不过，Meyer表示，MIPS的多执行绪技术将在新一代DPU中发挥关键作用。透过Wave的资料流处理，「当我们为机器学习代理加载、卸载和重新载入资料时，硬体多执行绪架构将会十分有效率。」此外，MIPS的快取一致性也会是Wave新DPU的另一项重要特性。他说，「因为我们的DPU是64-bit架构，所以只有在MIPS和DPU同时在64-bit位址空间中与相同记忆体通讯才有意义。」

针对Wave将在记忆体中增加的新功能，Krewell说，「Wave的现有芯片使用美光(Micron)的混合记忆体立方体(Hybrid Memory Cube；HMC)。而且我认为Wave未来的芯片将会转向高频宽记忆体(HBM)。」他并补充说：「HBM的未来发展蓝图更好。不断变化的记忆体架构将会对整体系统架构造成影响。」

Moor Insights & Strategy资深分析师Karl Freund对此表示赞同。他说：「针对记忆体部份，我猜想他们将将会放弃混合记忆体立方体，而改采用高频宽记忆体，因为这种方式更具有成本效益。」

Meyer在接受采访时宣称，新的7nm DPU可望提供较其现有芯片更高10倍的性能。

他说，「不要忘记，我们之前就已经将DPU架构中的时脉与芯片分开来了。」他指出，在主机间来回移动将会造成瓶颈，而在DPU中，嵌入式微控制器可以加载指令，减少传统加速器浪费的功率和延迟。「我们可以有效发挥7nm芯片上的电晶体能力，以提高性能。」

不过，Krewell对此持保留看法。他说:「至于Wave是否可在性能方面实现10倍的进展，这毕竟是一个漫长的旅程，必须取决于如何测量机器学习的性能……以及Derek [Meyer]是在谈训练还是推论。」他还补充说，「推论方面发生了许多变化，也以较低精度(8-bit或更低)的演算法进行部署。训练的性能主要取决于记忆体架构。」不过，他也坦承，「我其实并不知道Wave所盘算的细节。」