0 引言

    根据摩尔定律，在一个芯片上集成的晶体管的数目将随时间按指数规律增长。嵌入式存储器SRAM也不例外，正在按这样的速度发展^[1-2]。SRAM主要应用于片上系统(System on Chip，SoC)，随着SoC的不断发展，对嵌入式SRAM提出了大容量、低成本的需求，从而刺激了高密度SRAM存储器的研发。同时，快速发展的CMOS工艺为存储器集成度的增加提供了实现条件。SRAM存储器的这种高密度发展趋势影响着其设计复杂度，在SRAM设计时需要综合考虑高稳定度、低功耗、高速等性能特点^[3]。

    本文中，设计不同结构的SRAM存储单元，提供相同的供电电压VDD，分析和比较它们在不同工作状态下的稳定特性。

    存储单元中相互独立的晶体管特性是影响SRAM工作性能的重要因素^[4]。通常认为，对SRAM起主要影响作用的特性包括晶体管阈值电压V_th和沟道长度L等^[5-6]。在分析6T、4T 结构的SRAM工作稳定性时，使用多次蒙特卡洛仿真来考虑晶体管特性的影响，比较存储单元在不同工作状态下的噪声容限均值mean、标准方差sigma和mean/sigma值的大小。所以，在本文中分析SRAM稳定性问题时，根据存储单元的不同工作状态区别分析，包括数据保持状态的噪声容限(Retention Noise Margin，ReNM)、读工作状态的噪声容限(Read Static Noise Margin，RSNM)和写操作状态的容限(Write Margin，WM)^[7]。

1 4T SRAM存储单元结构

    新型的4T SRAM 存储单元^[8-9]由两个PMOS和两个NMOS分别作为上拉器件和传输器件构成。与传统6T SRAM相比，4T SRAM减少了两个下拉器件，即驱动器件。

    这种无驱动的4T SRAM在晶体管的类型选取时，上拉器件选用高阈值电压(High-Threshold Value，HVT) 的PMOS晶体管，传输器件选用低阈值电压(Low-Threshold Value，LVT) 的NMOS晶体管^[10]。

    图1所示为传统6T和新型4T SRAM存储单元版图。经过归一化处理，P_METAL表示单元宽度。可以得出，相比6T SRAM，4T SRAM面积减小了20%。

2 新型4T SRAM的理论分析及建模

2.1 数据保持Retention 

    图2所示为数据保持工作状态下4T SRAM的工作原理示意图。

    双阈值4T结构SRAM在WL低电平条件下保持内部节点存储的数据，然而因为不同内部节点表现出不同的稳定特性，所以称为亚稳态存储单元^[11]。这种4T SRAM一侧内部节点通过上拉晶体管稳定地连接到VDD称为静态节点Static Node(QB)，而另一侧的内部节点由于容易发生数据翻转和波动称为动态节点Dynamic Node(Q)。动态节点Q的理想工作状态是持续放电，维持数据不发生变化。因此，在数据保持状态，位线Bitline(BL、BLX)接地。

    同时，根据不同阈值电压的MOS晶体管具有不同的亚阈值区电流，即漏电流I_OFF：

其中，W/L为晶体管的宽长比，V_t为阈值电压，S为亚阈值区摆幅^[12]。

    通过使用HVT的PMOS作为上拉器件，使用LVT的NMOS作为传输器件，来保证漏电流I_{OFF_M3}远大于I_{OFF_M1}，实现动态节点的‘0’数据保持。

    针对这种新型无驱动4T SRAM结构，也可以通过改变晶体管宽长比来调整漏电流，但这种方式不仅会带来额外的存储单元面积损失，得到的漏电流差也并不如通过调整晶体管阈值电压的方式效果明显。所以新型4T SRAM设计使用不同阈值电压的晶体管来保持数据。

2.2 数据读取Read

    图3所示为4T SRAM在数据读取工作状态。

    4T SRAM读工作前，BL/BLX预放电至GND。WL高电平有效后，4T SRAM的存‘1’内部节点通过BLX放电，BLX电压上升，与BL产生电压差，这个电压差被送到灵敏放大单元，即可读出存储单元存储的数据。

    在数据读取工作时，BL/BLX预放电，当WL开启后，存‘1’侧上拉管M2与传输管M4同时打开，通路上的电流即为读电流Read Current。在当前的数据读取工作状态，M2工作在线性区，M4工作在饱和区。如式(2)、式(3)^[13]所示，M2上的导通电流I_{on_p}给QB节点写‘1’，M4上的导通电流Ion_n给QB节点写‘0’，可能使QB节点数据发生反转，导致读紊乱错误(read disturbance)。

    为增强4T SRAM的读稳定性，引入读辅助电路read assist(RA)^[14-15]。本文中选用的读辅助电路方案：(1)降低字线电压(Word Line Under Drive，WLUD)；(2)提升供电电压(VDD Boost，VDDB)，提供给上拉器件的源极一个高于VDD的电压，即增大了上拉器件的导通电流和工作速度。同时，上拉器件的衬底应与源极保持相同电压，保证没有衬底偏置效应的影响。

2.3 数据写入Write

    图4所示为4T SRAM在数据写入工作状态。减少下拉器件有助于4T SRAM的写操作。这是由于4T结构存储单元的亚稳态特性导致的，存‘1’端的内部节点为静态节点，存‘0’端的内部节点为动态节点。这使得存‘0’端的动态节点较易受到工作状态影响而发生翻转，进而改变静态节点的数据，从而完成4T存储单元的写操作。

    在存储单元写入数据时，将连接存‘0’端内部节点Q的位线置高VDD，使用快速的LVT晶体管作为传输器件，相对较慢的HVT晶体管作为上拉器件，满足连接Q的传输晶体管M3工作电流I_{on_n}大于连接QB点的上拉晶体管M2工作电流I_{on_p}，即存储单元易将数据‘0’写为‘1’。

    以上两点使得4T结构存储单元具有较强的写能力和较快的写工作时间。

    于是对于6T和4T SRAM的写容量Write Margin(WM)定义如式(4)、式(5)所示。

3 仿真结果分析

    通常存储单元设计需要在单元面积、速度、功耗、良率之间进行综合考虑、折中取舍。本文针对55 nm CMOS工艺下的传统6T和双阈值4T SRAM，考虑SRAM稳定特性与供电电压的问题，进行多次蒙特卡洛仿真。经过数据归一化处理，结果如表1所示。

    4T SRAM数据保持稳定性ReNM相对较差，与6T SRAM相比降低了37.67%。4T SRAM在增加读辅助电路后，数据读取工作的稳定性RSNM显著提高，根据VDDB和WLUD的不同，稳定性提高不同。考虑CMOS工艺最高供电电压VDDB和SRAM读工作速度限制的最低WLUD，4T SRAM的读稳定性可提高110%。新型4T SRAM具有很强的写能力WM，写容限提高183%。很强的写能力，也进一步说明了它的亚稳态特性，与传统6T SRAM相比，减少两个作为驱动的下拉晶体管，更容易受到周围环境的影响，降低了数据保持稳定性。而双阈值晶体管的器件选择，进一步增强了新型4T SRAM的数据写能力。

4 结论

    本文提出了一种新型双阈值4T SRAM存储单元，在55 nm CMOS工艺下，与传统6T SRAM相比，实现了版图单元面积减小20%，同时具有较好的工作稳定性和读写速度。本次设计的关键在于使用漏电少的HVT作为上拉晶体管，速度快的LVT作为传输晶体管。这种双阈值的设计是实现数据保持工作状态稳定性的关键，同时，有助于存储单元进行数据写操作。对于读稳定性问题，通过读辅助电路实现有效改善。对新型4T SRAM的不断研究，有助于未来高密度、低功耗的SRAM设计发展。

参考文献

[1] DU X G，MUKHERJEE N，CHENG W T，et al.Full-speed field-programmable memory BIST architecture[C].IEEE International Conference on Test，2005，Austin，TX，2005.

[2] KUMAR A.SRAM cell design with minimum number of transistor[C].2014 Recent Advances in Engineering and Computational Sciences(RAECS)，Chandigarh，2014：1-3.

[3] SONG T，RIM W，JUNG J，et al.A 14 nm FinFET 128 Mb 6T SRAM with VMIN-enhancement techniques for low-power applications，2014 IEEE International Solid-State Circuits Conference Digest of Technical Papers(ISSCC)，San Francisco，CA，2014：232-233.

[4] BURNETT D，ERINGTON K，SUBRAMANIAN C，et al.Implications of fundamental threshold voltage variations for high-density SRAM and logic circuits[C].Proceedings of 1994 VLSI Technology Symposium，Honolulu，HI，USA，1994：15-16.

[5] LIN H S，HUANG V.Investigation of thermal budget impact on core CMOS SRAM device in an embedded Flash technology[C].2009 16th IEEE International Symposium on the Physical and Failure Analysis of Integrated Circuits，Suzhou，Jiangsu，2009：54-58.

[6] TANG X G，DE V K，MEINDL J D.Intrinsic MOSFET parameter fluctuations due to random dopant placement[J].IEEE Transactions on Very Large Scale Integration(VLSI) Systems，1997，5(4)：369-376.

[7] BHAVNAGARWALA A J，TANG X G，MEINDL J D.The impact of intrinsic device fluctuations on CMOS SRAM cell stability[J].IEEE Journal of Solid-State Circuits，2001，36(4)：658-665.

[8] SINGH W，KUMAR G A.Design of 6T，5T and 4T SRAM cell on various performance metrics[C].2015 2nd International Conference on Computing for Sustainable Global Development(INDIACom)，New Delhi，2015：899-904.

[9] BOUMCHEDDA R，NOEL J P，BIRAUD B，et al.High-density 4T SRAM bitcell in 14 nm 3-D cool cube technology exploiting assist techniques[J].IEEE Transactions on Very Large Scale Integration(VLSI) Systems，2017，25(8)：2296-2306.

[10] BROCARD M，BOUMCHEDDA R，NOEL J P，et al.High density SRAM bitcell architecture in 3D sequential Cool-Cube 14 nm technology[C].2016 IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference(S3S)，Burlingame，CA，2016：1-3.

[11] SHAFAEI A，PEDRAM M.Energy-efficient cache memories using a dual-Vt 4T SRAM cell with read-assist techniques[C].2016 Design, Automation & Test in Europe Conference & Exhibition(DATE)，Dresden，2016：457-462.

[12] GHANI T，ARMSTRONG M，AUTH C，et al.A 90 nm high volume manufacturing logic technology featuring novel 45 nm gate length strained silicon CMOS transistors[C].IEEE International Electron Devices Meeting 2003，Washington，DC，USA，2003，11.6.1-11.6.3.

[13] Chen Ming，HU C.Modern semiconductor devices for integrated circuits(IV)[M].北京：电子工业出版社，2012.

[14] ZIMMER B，TOH S O，VO H，et al.SRAM assist techniques for operation in a wide voltage range in 28 nm CMOS[J].IEEE Transactions on Circuits and Systems II：Express Briefs，2012，59(12)：853-857.

[15] NAUTIYAL V，et al.Charge recycled low power SRAM with integrated write and read assist, for wearable electronics, designed in 7 nm FinFET[C].2017 IEEE/ACM International Symposium on Low Power Electronics and Design(ISLPED)，Taipei，2017：1-6.

作者信息:

张露漩1，乔树山1，2，郝旭丹3

（1.中国科学院大学 微电子学院，北京100029；2.中国科学院微电子研究所，北京100029;

3.中芯国际集成电路制造有限公司，北京100176）