自适应定阶的快速Burg算法设计与FPGA实现
2021年电子技术应用第11期
郭鸣晗1，陈立平2，张 浩2，赵 坤2，柏 伟1
1.中国科学院大学，北京100049；2.中国科学院微电子研究所，北京100029
摘要： 针对信号频谱分析的实时性要求，设计了一种适用于短序列的自适应定阶的快速Burg算法硬件加速电路。以FPGA为平台进行实验，将快速Burg算法与最终预测误差(Final Prediction Error，FPE)准则结合可做到自回归(Auto-Regressive，AR)参数自适应定阶。实现了灵活控制的并行二级流水线结构和并行化计算单元，同时优化了存储单元，达到速度与面积的平衡。实验结果表明，该算法对短序列也能准确地估计信号频率，与Burg算法硬件实现方案的计算时间对比，该算法将运算时间降低了75%，确实起到了加速作用，并且节省了内存空间，符合设计要求。
中图分类号： TN911.72；TN4
文献标识码： A
DOI：10.16157/j.issn.0258-7998.211411
中文引用格式： 郭鸣晗，陈立平，张浩，等. 自适应定阶的快速Burg算法设计与FPGA实现[J].电子技术应用，2021，47(11)：62-67，72.
英文引用格式： Guo Minghan，Chen Liping，Zhang Hao，et al. Design and FPGA implementation of fast Burg algorithm of adaptive order determination[J]. Application of Electronic Technique，2021，47(11)：62-67，72.
文献标识码： A
DOI：10.16157/j.issn.0258-7998.211411
中文引用格式： 郭鸣晗，陈立平，张浩，等. 自适应定阶的快速Burg算法设计与FPGA实现[J].电子技术应用，2021，47(11)：62-67，72.
英文引用格式： Guo Minghan，Chen Liping，Zhang Hao，et al. Design and FPGA implementation of fast Burg algorithm of adaptive order determination[J]. Application of Electronic Technique，2021，47(11)：62-67，72.
Design and FPGA implementation of fast Burg algorithm of adaptive order determination
Guo Minghan1，Chen Liping2，Zhang Hao2，Zhao Kun2，Bai Wei1
1.University of Chinese Academy of Sciences，Beijing 100049，China； 2.Institute of Microelectronics of Chinese Academy of Sciences，Beijing 100029，China
Abstract： Aiming to real-time requirement of signal spectrum analysis, an adaptive ordering of fast Burg algorithm hardware acceleration circuit for short sequence based on FPGA is designed. The fast Burg algorithm combined with FPE criterion can be used to determine the order of AR parameters. The parallel two-stage pipeline structure with flexible control is realized, and the parallel computing unit is parallelized. At the same time, the storage unit is optimized to achieve the balance between speed and area. The test show that the algorithm can accurately estimate the signal frequency for short sequences. Compared with the calculation time of Burg algorithm hardware implementation scheme, this algorithm reduces the calculation time by 75%, which does play a role of acceleration, and saves memory space. So, this design meets the design requirements.
Key words : AR parameter model；Burg algorithm；fast Burg algorithm；FPGA；hardware acceleration
0 引言
现代功率谱估计的AR模型法使用有限长的数据序列来估计假设模型的参数，再将参数带入功率谱密度模型中，可获得较好的功率谱估计结果[1-3]。
Burg算法是一种常见的AR模型求功率谱的方法，其主导思想是利用前后向预测误差功率之和最小的方法来计算反射系数k，然后带入Levinson递推，求解AR模型参数[4-6]。此方法在处理短数据时具有较高的频率分辨率[7-8]，但求解反射系数计算量较大。为了改进这一问题，Vos提出一种快速Burg算法[9]，通过一系列矩阵变换降低了反射系数求解时的计算量，但是不能确定AR模型的阶数，并且串行算法的执行耗时较长。针对上述问题，本文将快速Burg算法与FPE准则[10]结合，对短序列的功率谱估计实现自适应定阶的功能，达到较高频率分辨率，并使用Verilog硬件描述语言设计电路，达到硬件加速功能[11]。电路结构在二级流水线的基础上[12]，结合自适应定阶方案，提出一种新的流水线结构，并设置状态机灵活控制。本文对计算单元进行并行化处理加速计算。考虑速度与面积的折中，针对算法特点设计内存读写方案，减少数据存储长度，从而减小了存储单元的面积。
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作者信息：
郭鸣晗1，陈立平2，张 浩2，赵 坤2，柏 伟1
(1.中国科学院大学，北京100049；2.中国科学院微电子研究所，北京100029)
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